JPS6336574B2 - - Google Patents
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- JPS6336574B2 JPS6336574B2 JP5317980A JP5317980A JPS6336574B2 JP S6336574 B2 JPS6336574 B2 JP S6336574B2 JP 5317980 A JP5317980 A JP 5317980A JP 5317980 A JP5317980 A JP 5317980A JP S6336574 B2 JPS6336574 B2 JP S6336574B2
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- 230000006870 function Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルフイルタ装置に関する。
従来より、デイジタルフイルタを用いて、ロー
パスフイルタ（Low―pass filter）、ハイパスフ
イルタ（High―pass filter）あるいはバンドパ
スフイルタ（Band―pass filter）等のフイルタ
を構成することが考えられている。
パスフイルタ（Low―pass filter）、ハイパスフ
イルタ（High―pass filter）あるいはバンドパ
スフイルタ（Band―pass filter）等のフイルタ
を構成することが考えられている。
例えば第１図に示す如きバターワース型のロー
パスフイルタを構成する方法として、双一次Ｚ変
換がある。例えば２次のアナログのバタワース型
フイルタに着目してみると、この２次のバタワー
ス型フイルタの極は周知の如く第２図に示すよう
に共役根をもち、その基準ローパスフイルタのア
ナログ伝達関数H1（Ｓ）は、 H1（Ｓ）＝１／（S2＋√２Ｓ＋１） ……式(1) と記載し得る。従つて、カツトオフ周波数cのロ
ーパスフイルタの伝達関数は、式(1)のＳをＳ／
ωcに変換することにより、 Ｈ（Ｓ）＝ωc2／（S2＋√２Sωc＋ωc2）
……式(2) の如く求まる。ただし、ωc＝2πcである。この
伝達関数を双一次変換する。即ち、 Ｓ＝２／TS（１−Z-1／１＋Z-1） ……式(3) により伝達関数Ｈ（ｚ）を求めると、 Ｈ（ｚ）＝Ｋ（１＋Z-1）2／１＋b1Z-1＋b2Z-2……
式(4) となる。
パスフイルタを構成する方法として、双一次Ｚ変
換がある。例えば２次のアナログのバタワース型
フイルタに着目してみると、この２次のバタワー
ス型フイルタの極は周知の如く第２図に示すよう
に共役根をもち、その基準ローパスフイルタのア
ナログ伝達関数H1（Ｓ）は、 H1（Ｓ）＝１／（S2＋√２Ｓ＋１） ……式(1) と記載し得る。従つて、カツトオフ周波数cのロ
ーパスフイルタの伝達関数は、式(1)のＳをＳ／
ωcに変換することにより、 Ｈ（Ｓ）＝ωc2／（S2＋√２Sωc＋ωc2）
……式(2) の如く求まる。ただし、ωc＝2πcである。この
伝達関数を双一次変換する。即ち、 Ｓ＝２／TS（１−Z-1／１＋Z-1） ……式(3) により伝達関数Ｈ（ｚ）を求めると、 Ｈ（ｚ）＝Ｋ（１＋Z-1）2／１＋b1Z-1＋b2Z-2……
式(4) となる。
ただし、各係数は、変換時の周波数のひずみを
考慮した場合、 ωc＝２／TStanωDTS／２ ……式(5) とし、 Ａ＝tanωD・TS／２ ……式(6) Ｂ＝１＋√２Ａ＋A2 ……式(7) とした場合 b1＝２（A2−１）／Ｂ ……式(8) b2＝（１−√２Ａ＋A2）／Ｂ ……式(9) Ｋ＝A2／Ｂ ……式(10) となる。尚、TSはサンプリング時間である。
考慮した場合、 ωc＝２／TStanωDTS／２ ……式(5) とし、 Ａ＝tanωD・TS／２ ……式(6) Ｂ＝１＋√２Ａ＋A2 ……式(7) とした場合 b1＝２（A2−１）／Ｂ ……式(8) b2＝（１−√２Ａ＋A2）／Ｂ ……式(9) Ｋ＝A2／Ｂ ……式(10) となる。尚、TSはサンプリング時間である。
第３図はカツトオフ周波数cを可変とした場合
の式(4)によつて表わされるデイジタルフイルタ装
置の構成図で、入力信号が供給される加算器１、
この加算器１出力が供給される加算器２、上記加
算器１出力が単位時間TS遅延素子３を介して与
えられる乗算器４，５を有する。この乗算器４に
はROM６に与えられるカツトオフ周波数データ
cに従つて選択されるデータb1が更に供給され、
入力信号b1倍されて加算器１に与えられる。な
お、この入力信号は加算器１に対して、減算を指
示するようになつている。また、上記乗算器５
は、単に入力信号を２倍する機能をもち、その出
力は加算器２に与えられる。更に、上記遅延素子
３出力は単位時間TS遅延素子７を介し、更に乗
算器８を介して加算器１に与えられると共に、直
接遅延素子７の出力が加算器２へ与えられる。上
記乗算器８には上記ROM６に与えられるカツト
オフ周波数cによつて選択されるデータb2が更に
供給され、入力信号がb2倍されて加算器１に与え
られる。なお、この入力信号は加算器１に対して
減算を指示するようになつている。そして、上記
加算器１出力、乗算器５出力及び遅延素子７出力
が供給され、それ等を加算する加算器２の出力
は、カツトオフ周波数cによつて選択される
ROM６の出力Ｋが供給される乗算器９に与えら
れ、Ｋ倍されて出力信号となる。
の式(4)によつて表わされるデイジタルフイルタ装
置の構成図で、入力信号が供給される加算器１、
この加算器１出力が供給される加算器２、上記加
算器１出力が単位時間TS遅延素子３を介して与
えられる乗算器４，５を有する。この乗算器４に
はROM６に与えられるカツトオフ周波数データ
cに従つて選択されるデータb1が更に供給され、
入力信号b1倍されて加算器１に与えられる。な
お、この入力信号は加算器１に対して、減算を指
示するようになつている。また、上記乗算器５
は、単に入力信号を２倍する機能をもち、その出
力は加算器２に与えられる。更に、上記遅延素子
３出力は単位時間TS遅延素子７を介し、更に乗
算器８を介して加算器１に与えられると共に、直
接遅延素子７の出力が加算器２へ与えられる。上
記乗算器８には上記ROM６に与えられるカツト
オフ周波数cによつて選択されるデータb2が更に
供給され、入力信号がb2倍されて加算器１に与え
られる。なお、この入力信号は加算器１に対して
減算を指示するようになつている。そして、上記
加算器１出力、乗算器５出力及び遅延素子７出力
が供給され、それ等を加算する加算器２の出力
は、カツトオフ周波数cによつて選択される
ROM６の出力Ｋが供給される乗算器９に与えら
れ、Ｋ倍されて出力信号となる。
然るに、上述したデイジタルフイルタ装置に於
ては、カツトオフ周波数cによりアドレス指定さ
れるROM６の容量は、選択するカツトオフ周波
数cの種類が大となればなる程、大きくせねばな
らず、従つて、大容量のROMを備えてなければ
ならなぬものであつた。
ては、カツトオフ周波数cによりアドレス指定さ
れるROM６の容量は、選択するカツトオフ周波
数cの種類が大となればなる程、大きくせねばな
らず、従つて、大容量のROMを備えてなければ
ならなぬものであつた。
この発明は上記事情に鑑みてなされたもので、
伝達関数の係数の少なくとも１個を伝達関数の他
の係数を用いて算出することにより、係数記憶の
為のメモリ容量を小ならしめるようにしたデイジ
タルフイルタ装置を提供することを目的とする。
伝達関数の係数の少なくとも１個を伝達関数の他
の係数を用いて算出することにより、係数記憶の
為のメモリ容量を小ならしめるようにしたデイジ
タルフイルタ装置を提供することを目的とする。
以下、本発明の一実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
即ち、上述した如きバタワース型のローパスフ
イルタに於て、各係数データＫ，b1，b2を数値計
算すると、第４図の如くなる。第４図に於ては、
サンプリング周波数s（＝１／TS）を32KHzとしたも ので、 Ａ＝tan（3.14159×c／32000）……式(11) によりＡを求め、このデータＡから式(7)を用いて
式(10)により係数Ｋを、式(8)により係数b1を、式(9)
により係数b2を求める。そして、カツトオフ周波
数cを500Hz毎に変化させる。
イルタに於て、各係数データＫ，b1，b2を数値計
算すると、第４図の如くなる。第４図に於ては、
サンプリング周波数s（＝１／TS）を32KHzとしたも ので、 Ａ＝tan（3.14159×c／32000）……式(11) によりＡを求め、このデータＡから式(7)を用いて
式(10)により係数Ｋを、式(8)により係数b1を、式(9)
により係数b2を求める。そして、カツトオフ周波
数cを500Hz毎に変化させる。
そして、第４図の如く得られたデータをグラフ
に描くと第５図の如くなる。
に描くと第５図の如くなる。
しかして、ローパスフイルタの場合、周波数が
低く（０に近く）なるに従い、伝達関数Ｈ（ｚ）
の絶対値、即ち、｜Ｈ（ｚ）｜が１に近づくことが
望ましい。ゆえに、 が成立する。式(4)を式(12)に代入すると、 Ｋ＝（１＋b1＋b2）／４ ……式（13） の関係式が得られる。
低く（０に近く）なるに従い、伝達関数Ｈ（ｚ）
の絶対値、即ち、｜Ｈ（ｚ）｜が１に近づくことが
望ましい。ゆえに、 が成立する。式(4)を式(12)に代入すると、 Ｋ＝（１＋b1＋b2）／４ ……式（13） の関係式が得られる。
第６図は上記式（13）の関係により係数データ
Ｋを算出する場合の回路構成を示すものである。
尚、説明の簡略化の為に第３図と同一箇所には同
一符号を付し、その説明を省略する。第６図に於
て、符号１０は第７図に示す如き演算回路であ
る。即ち、係数データb1はｎビツト構成で、
ROM６′よりレジスタ１１に与えられる。｜b1｜
＜２であるので、小数点は最上位ビツト（ｎ−
１）より２ビツト目にあり、最上位ビツト（ｎ−
１）は符号ビツトとなる。尚、データは２の補数
表現である。
Ｋを算出する場合の回路構成を示すものである。
尚、説明の簡略化の為に第３図と同一箇所には同
一符号を付し、その説明を省略する。第６図に於
て、符号１０は第７図に示す如き演算回路であ
る。即ち、係数データb1はｎビツト構成で、
ROM６′よりレジスタ１１に与えられる。｜b1｜
＜２であるので、小数点は最上位ビツト（ｎ−
１）より２ビツト目にあり、最上位ビツト（ｎ−
１）は符号ビツトとなる。尚、データは２の補数
表現である。
また、係数データb2はｎ―２ビツト構成で、
ROM６′よりレジスタ１２に与えられる。０＜b2
＜１であるので、小数点以下ｎ―２ビツトであ
る。
ROM６′よりレジスタ１２に与えられる。０＜b2
＜１であるので、小数点以下ｎ―２ビツトであ
る。
そして、このデータb1，b2は加算器１３の入力
端Ao-1〜A0，Bo-3〜B0に与えられる。更に、加
算器１３の入力端Bo-2には、数値「１」を表わ
す電圧Ｖ（論理レベル“１”）が常に印加されてお
り、入力端Bo-1には正符号を示す電圧０（論理レ
ベル“０”）が常に印加される。
端Ao-1〜A0，Bo-3〜B0に与えられる。更に、加
算器１３の入力端Bo-2には、数値「１」を表わ
す電圧Ｖ（論理レベル“１”）が常に印加されてお
り、入力端Bo-1には正符号を示す電圧０（論理レ
ベル“０”）が常に印加される。
従つて、加算器１３の出力端So-1〜S0から出力
されるデータ、即ち式（13）の演算が行われた結
果データは、小数点以下ｎビツトのデータとして
扱われる。即ち、式（13）における除算は、丁度
小数点位置を２ビツト左シフトすることに対応し
ている。このようにして計算された結果データ即
ち、係数データＫは０＜Ｋ＜１の正値をとる。
されるデータ、即ち式（13）の演算が行われた結
果データは、小数点以下ｎビツトのデータとして
扱われる。即ち、式（13）における除算は、丁度
小数点位置を２ビツト左シフトすることに対応し
ている。このようにして計算された結果データ即
ち、係数データＫは０＜Ｋ＜１の正値をとる。
上記の如く構成されるローパスフイルタは、
ROM６′にてカツトオフ周波数cに応じた係数
データb1，b2が選択出力され、乗算器４，８に与
えられる一方、上記係数データb1，b2は、演算回
路１０内のレジスタ１１，１２に入力され、その
後、加算器１３にて、式（13）の演算がなされ、
その結果データ、即ち係数データＫが乗算器９に
印加される。
ROM６′にてカツトオフ周波数cに応じた係数
データb1，b2が選択出力され、乗算器４，８に与
えられる一方、上記係数データb1，b2は、演算回
路１０内のレジスタ１１，１２に入力され、その
後、加算器１３にて、式（13）の演算がなされ、
その結果データ、即ち係数データＫが乗算器９に
印加される。
このようにして、カツトオフ周波数cに応じた
係数データb1，b2，Ｋにより、フイルタリング動
作がなされる。
係数データb1，b2，Ｋにより、フイルタリング動
作がなされる。
尚、上記実施例では、式(12)に基づき、式（13）
の関係式を得て、第７図の如く演算回路１０を構
成したが、式(8)、式(9)に着目し、式(10)における
Ａ，Ｂを、デーータb1，b2に変換することを考え
れば、全く同一の関係式（13）を得ることが出来
る。
の関係式を得て、第７図の如く演算回路１０を構
成したが、式(8)、式(9)に着目し、式(10)における
Ａ，Ｂを、デーータb1，b2に変換することを考え
れば、全く同一の関係式（13）を得ることが出来
る。
また、上記実施例では係数Ｋを係数b1，b2を用
いて算出することによりROM６′のメモリ容量
の縮減をはかつたが、係数b1あるいは係数b2を、
係数b2，Ｋあるいは係数b1，Ｋを用いて算出する
ことも出来る。
いて算出することによりROM６′のメモリ容量
の縮減をはかつたが、係数b1あるいは係数b2を、
係数b2，Ｋあるいは係数b1，Ｋを用いて算出する
ことも出来る。
更に、上記実施例では、２次のバタワース型の
ローパスフイルタを構成する場合につき説明した
が、本発明は他の型式のローパスフイルタ、ある
いはハイパスフイルタ等の特性を有するフイル
タ、更には高次のデイジタルフイルタにも適用し
得る。すなわち、高次のデイジタルフイルタの場
合、伝達関数Ｈ（ｚ）は Ｈ（ｚ） ＝Ｋ（１＋a1Z-1＋a2Z-2＋…＋anZ-m／１＋b1Z-1＋
b2Z-2＋…＋boZ-n ……式（14） という一般式で表現される。
ローパスフイルタを構成する場合につき説明した
が、本発明は他の型式のローパスフイルタ、ある
いはハイパスフイルタ等の特性を有するフイル
タ、更には高次のデイジタルフイルタにも適用し
得る。すなわち、高次のデイジタルフイルタの場
合、伝達関数Ｈ（ｚ）は Ｈ（ｚ） ＝Ｋ（１＋a1Z-1＋a2Z-2＋…＋anZ-m／１＋b1Z-1＋
b2Z-2＋…＋boZ-n ……式（14） という一般式で表現される。
ここで、ローパスフイルタの振幅特性は、周波
数が低くなるに従つて｜Ｈ（ｚ）｜＝１となり、前
述した式(12)の条件式が成立する。しかして、式
（14）を式(12)に代入すると、 Ｋ＝１＋b1＋b2＋……＋bo／１＋a1＋a2＋……＋an…
…式（15） の関係式が得られ、この式（15）よりＫを算出す
ることができる。
数が低くなるに従つて｜Ｈ（ｚ）｜＝１となり、前
述した式(12)の条件式が成立する。しかして、式
（14）を式(12)に代入すると、 Ｋ＝１＋b1＋b2＋……＋bo／１＋a1＋a2＋……＋an…
…式（15） の関係式が得られ、この式（15）よりＫを算出す
ることができる。
また、ハイパスフイルタの振幅特性は、周波数
が高くなるに従つて、｜Ｈ（ｚ）｜＝１となり、Z-1
平面では単位円上をZ-1＝−１に近づくに従つて
｜Ｈ（ｚ）｜＝１となり、 が成立する。しかして、式（14）を式（16）に代
入すると、 Ｋ＝１−b1＋b2−…＋（−１）nbo／１−a1−a2−…
＋（−１）man……式（17） の関係式が得られ、この式（17）によりＫを算出
することができるる。
が高くなるに従つて、｜Ｈ（ｚ）｜＝１となり、Z-1
平面では単位円上をZ-1＝−１に近づくに従つて
｜Ｈ（ｚ）｜＝１となり、 が成立する。しかして、式（14）を式（16）に代
入すると、 Ｋ＝１−b1＋b2−…＋（−１）nbo／１−a1−a2−…
＋（−１）man……式（17） の関係式が得られ、この式（17）によりＫを算出
することができるる。
この発明は以上詳細に説明した如く、伝達関数
の係数の少なくとも１個を伝達関数の他の係数を
用いて算出するようにした為、係数記憶用メモリ
の容量を、大幅に縮減出来、デイジタルフイルタ
装置を集積化する上で、非常に有効となるもので
ある。
の係数の少なくとも１個を伝達関数の他の係数を
用いて算出するようにした為、係数記憶用メモリ
の容量を、大幅に縮減出来、デイジタルフイルタ
装置を集積化する上で、非常に有効となるもので
ある。
第１図は、バタワース型のローパスフイルタの
振幅特性を示す図、第２図は２次のバタワース型
フイルタの極を示す図、第３図は従来のバタワー
ス型フイルタの構成図、第４図は第３図の各係数
を表わす図、第５図は第４図の各係数の変化を示
すグラフ、第６図は本発明の一実施例のバタワー
ス型フイルタを示す構成図、第７図は第６図の要
部詳細図である。 １，２…加算器、３，７…遅延素子、４，５，
８，９…乗算器、６′…ROM、１０…演算回路、
１１，１２…レジスタ、１３…加算器。
振幅特性を示す図、第２図は２次のバタワース型
フイルタの極を示す図、第３図は従来のバタワー
ス型フイルタの構成図、第４図は第３図の各係数
を表わす図、第５図は第４図の各係数の変化を示
すグラフ、第６図は本発明の一実施例のバタワー
ス型フイルタを示す構成図、第７図は第６図の要
部詳細図である。 １，２…加算器、３，７…遅延素子、４，５，
８，９…乗算器、６′…ROM、１０…演算回路、
１１，１２…レジスタ、１３…加算器。
Claims (1)
- 【特許請求の範囲】 １ 伝達関数が Ｈ（ｚ） ＝Ｋ（１＋a1Z-1＋a2Z-2＋…＋anZ-m）／１＋b1Z-1
＋b2Z-2＋…＋boZ-n で表現されるデイジタルフイルタ装置に於て、 上記伝達関数の複数の係数のうち少なくとも１
個の係数以外の他の係数を記憶する記憶手段と、
【式】あるいは 【式】の条件式が成立するとき、 上記記憶手段に記憶されている係数から、上記伝
達関数の式及び上記条件式をもとにして、上記記
憶手段に記憶されていない少なくとも１個の係数
を算出する演算論理手段とを具備し、 上記記憶手段から読出された係数と上記演算論
理手段で算出された係数とに従つて入力信号をフ
イルタリングすることを特徴とするデイジタルフ
イルタ装置。 ２ 上記デイジタルフイルタ装置は２次のバタワ
ース型ローパスフイルタであつて、 上記伝達関数はＨ（ｚ）＝Ｋ（１＋Z-1）2／１＋b1Z-
1＋b2Z-2で 表現され、 上記記憶手段はカツトオフ周波数に応じて決定
される係数b1，b2が記憶され、 上記演算論理手段は、上記伝達関数の式及び
【式】の条件式をもとにして、上記 記憶手段から供給される係数b1，b2から係数Ｋを
Ｋ＝１＋b1＋b2／４なる演算を実行して算出するこ とを特徴とする特許請求の範囲第１項記載のデイ
ジタルフイルタ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317980A JPS56149821A (en) | 1980-04-22 | 1980-04-22 | Digital filter device |
| GB8112002A GB2075299B (en) | 1980-04-22 | 1981-04-15 | Digital filter device |
| US06/256,187 US4422156A (en) | 1980-04-22 | 1981-04-21 | Digital filter device |
| DE3116042A DE3116042C2 (de) | 1980-04-22 | 1981-04-22 | Digitalfilter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317980A JPS56149821A (en) | 1980-04-22 | 1980-04-22 | Digital filter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56149821A JPS56149821A (en) | 1981-11-19 |
| JPS6336574B2 true JPS6336574B2 (ja) | 1988-07-20 |
Family
ID=12935633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317980A Granted JPS56149821A (en) | 1980-04-22 | 1980-04-22 | Digital filter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56149821A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147224A (ja) * | 1982-02-26 | 1983-09-02 | Japan Radio Co Ltd | デイジタルフイルタ |
| JPS58147223A (ja) * | 1982-02-26 | 1983-09-02 | Japan Radio Co Ltd | デイジタルフイルタ |
-
1980
- 1980-04-22 JP JP5317980A patent/JPS56149821A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56149821A (en) | 1981-11-19 |
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