JPH0224410B2 - - Google Patents
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- JPH0224410B2 JPH0224410B2 JP18170182A JP18170182A JPH0224410B2 JP H0224410 B2 JPH0224410 B2 JP H0224410B2 JP 18170182 A JP18170182 A JP 18170182A JP 18170182 A JP18170182 A JP 18170182A JP H0224410 B2 JPH0224410 B2 JP H0224410B2
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- Japan
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- processing
- input
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- circuit means
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- 230000000295 complement effect Effects 0.000 claims description 20
- 238000001514 detection method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 description 17
- 125000004122 cyclic group Chemical group 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
-
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
- H03H2017/0466—Reduction of limit cycle oscillation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、通信・画像処理・音声処理・デイジ
タルオーデイオ等のデイジタル方式による信号処
理分野において、デイジタル信号のまま周波数特
性の可変等を行なうためのデイジタルフイルタに
関するものである。
タルオーデイオ等のデイジタル方式による信号処
理分野において、デイジタル信号のまま周波数特
性の可変等を行なうためのデイジタルフイルタに
関するものである。
従来例の構成とその問題点
従来からのデイジタルフイルタにつき、その最
も簡単な構成例を第１図に示す。第１図ａは理想
的な一次巡回型デイジタルフイルタであり、入力
端１より離散化されたデイジタル信号xoが入り、
加算器２にて単位遅延素子３、乗算器４より成る
帰還系の信号と加算して出力端５より処理された
出力の離散信号yoが出てゆく。この第１図ａの系
は理想フイルタであり、演算は無限の精度で実行
され、系は次式で表わされる。
も簡単な構成例を第１図に示す。第１図ａは理想
的な一次巡回型デイジタルフイルタであり、入力
端１より離散化されたデイジタル信号xoが入り、
加算器２にて単位遅延素子３、乗算器４より成る
帰還系の信号と加算して出力端５より処理された
出力の離散信号yoが出てゆく。この第１図ａの系
は理想フイルタであり、演算は無限の精度で実行
され、系は次式で表わされる。
yo＝xo−byo-1 ……(1)
但し、ｂは乗算における係数である。
上述した第１図ａの系を実際の回路として構成
した場合、ハードウエア上の制限のため、事実上
無限精度演算は不可能となる。特に、回路簡略化
のために固定数点演算方式を用いた場合、第２図
ｂに示す様に入出力の量子化ビツト数をｎ、乗算
の係数のビツト数もｎとすれば、乗算結果は2n
ビツトとなるため、第１図ｂに示すように、フイ
ルタ内部に量子化処理回路６を設け、ｎビツトに
処理しなければならない。この結果、誤差が発生
する。特に第１図ｂの系はループにより巡回して
いるため誤差は累積され、雑音・非線型性等の点
で好ましくない結果をもたらす。この時、第１図
ｂの系は次式で表わされる。
した場合、ハードウエア上の制限のため、事実上
無限精度演算は不可能となる。特に、回路簡略化
のために固定数点演算方式を用いた場合、第２図
ｂに示す様に入出力の量子化ビツト数をｎ、乗算
の係数のビツト数もｎとすれば、乗算結果は2n
ビツトとなるため、第１図ｂに示すように、フイ
ルタ内部に量子化処理回路６を設け、ｎビツトに
処理しなければならない。この結果、誤差が発生
する。特に第１図ｂの系はループにより巡回して
いるため誤差は累積され、雑音・非線型性等の点
で好ましくない結果をもたらす。この時、第１図
ｂの系は次式で表わされる。
yo＝xo−byo-1＋εo-1 ……(2)
但し、εo-1は第１図ｂにより発生する誤差であ
る。
る。
この様に第１図ａの如く理想的な無限精度フイ
ルタであれば問題ないが、第１図ｂの如く現実の
有限精度フイルタでは量子化誤差により種々の好
ましくない結果をもたらすという問題があつた。
ルタであれば問題ないが、第１図ｂの如く現実の
有限精度フイルタでは量子化誤差により種々の好
ましくない結果をもたらすという問題があつた。
一方、前述の如くデイジタルフイルタの構成に
おいて、ハードウエア簡略化のために固定小数点
方式を用いた場合、この時の入出力の符号形式に
は乗算器・加算器の構成の容易さから２の補数形
式が広く用いられている。今、ｎビツトの２の補
数形式の信号同志を乗算すれば、符号ビツトを含
むため、その結果は（2n−１）ビツトとなる。
これを量子化処理回路６によりｎビツトにするに
は、第２図ａ，ｂ，ｃに示す３通りの方法が考え
られる。第２図ａは丸めと呼ばれ、（ｎ＋１）ビ
ツトをいわゆる四捨五入するものであり、第２図
ｂは１の補数表示形式に変換し（ｎ＋１）ビツト
以下を切捨てるものであり、そして第２図ｃは２
の補数形式のまま（ｎ＋１）ビツト以下を切捨て
るものである。
おいて、ハードウエア簡略化のために固定小数点
方式を用いた場合、この時の入出力の符号形式に
は乗算器・加算器の構成の容易さから２の補数形
式が広く用いられている。今、ｎビツトの２の補
数形式の信号同志を乗算すれば、符号ビツトを含
むため、その結果は（2n−１）ビツトとなる。
これを量子化処理回路６によりｎビツトにするに
は、第２図ａ，ｂ，ｃに示す３通りの方法が考え
られる。第２図ａは丸めと呼ばれ、（ｎ＋１）ビ
ツトをいわゆる四捨五入するものであり、第２図
ｂは１の補数表示形式に変換し（ｎ＋１）ビツト
以下を切捨てるものであり、そして第２図ｃは２
の補数形式のまま（ｎ＋１）ビツト以下を切捨て
るものである。
しかしながら、上述した各方式ともフイルタと
しての動特性・静特性は異なる。動特性の点では
第２図ａの丸め、第２図ｃの２の補数切捨ての各
方式共に良好であるが、第２図ｂの１の補数切捨
ての場合０点付近で不連続特性を持つため、いわ
ゆるクロスオーバー歪に似た歪を持ち、特に入力
信号が小さい場合の動特性は劣化する。一方、静
特性、特に無入力時の出力特性すなわち無入力リ
ミツトサイクルの点では、第２図ｃの２の補数切
捨ての場合、誤差がすべて負方向に分布している
ため最も大きく、次いで第２図ａの丸め、そして
第２図ｂの１の補数切捨てが最も小さく、フイル
タの構造次第では０にもなしうる。そして、回路
としてフイルタを用いる場合、動特性が良好なの
は当該であるが、静特性、特に無入力時の雑音が
厳しく規定される場合があつた。
しての動特性・静特性は異なる。動特性の点では
第２図ａの丸め、第２図ｃの２の補数切捨ての各
方式共に良好であるが、第２図ｂの１の補数切捨
ての場合０点付近で不連続特性を持つため、いわ
ゆるクロスオーバー歪に似た歪を持ち、特に入力
信号が小さい場合の動特性は劣化する。一方、静
特性、特に無入力時の出力特性すなわち無入力リ
ミツトサイクルの点では、第２図ｃの２の補数切
捨ての場合、誤差がすべて負方向に分布している
ため最も大きく、次いで第２図ａの丸め、そして
第２図ｂの１の補数切捨てが最も小さく、フイル
タの構造次第では０にもなしうる。そして、回路
としてフイルタを用いる場合、動特性が良好なの
は当該であるが、静特性、特に無入力時の雑音が
厳しく規定される場合があつた。
発明の目的
本発明の目的は、有入力時のデイジタルフイル
タの特性、すなわち動特性を良好に保ちつつ、か
つ無入力状態が一定時間以上続いた場合は量子化
処理手段を切換えることによりデイジタルフイル
タ内に発生した無入力リミツトサイクルを時間的
に滑らかに消去しうるデイジタルフイルタを提供
することにある。
タの特性、すなわち動特性を良好に保ちつつ、か
つ無入力状態が一定時間以上続いた場合は量子化
処理手段を切換えることによりデイジタルフイル
タ内に発生した無入力リミツトサイクルを時間的
に滑らかに消去しうるデイジタルフイルタを提供
することにある。
発明の構成
本発明のデイジタルフイルタは、有入力時には
動特性が良好で無入力リミツトサイクルが比較的
小さくなる丸め処理を行なうと共に無入力時には
無入力リミツトサイクルの発生しない１の補数切
捨て処理を行なうように常に入力信号を監視し、
その入力状態に応じて両者の処理を切換えてゆく
ように構成したものである。このため、有入力時
の動特性は劣化させず、かつ無入力が一定時間以
上続いた場合にはデイジタルフイルタ内に発生し
た無入力リミツトサイクルを時間的に滑らかに消
去して、無入力状態とすることができる。
動特性が良好で無入力リミツトサイクルが比較的
小さくなる丸め処理を行なうと共に無入力時には
無入力リミツトサイクルの発生しない１の補数切
捨て処理を行なうように常に入力信号を監視し、
その入力状態に応じて両者の処理を切換えてゆく
ように構成したものである。このため、有入力時
の動特性は劣化させず、かつ無入力が一定時間以
上続いた場合にはデイジタルフイルタ内に発生し
た無入力リミツトサイクルを時間的に滑らかに消
去して、無入力状態とすることができる。
実施例の説明
第３図は本発明の一実施例である一次巡回型デ
イジタルフイルタを示している。第３図におい
て、７は０信号の検出回路、８は連続した０信号
を検知して無入力状態を判定するための時定数回
路、９は入力状態に応じて丸め処理と１の補数切
捨て処理を切換える切換回路である。一次巡回型
フイルタにて量子化処理として、１の補数切捨て
処理を行えば、例えばジエイ・ケイ・アガーワ
ル、“デイジタル・シグナル・プロセツシング”、
1979 ウエスタン・ピリオデイカル・カンパニー
（J.K.AGGARWAL、“DIGITAL SIGNAL
PROCESSING”、1979 Western Periodicals
Company）の第123頁〜127頁に記載されている
ように無入力リミツトサイクルは発生しない。
イジタルフイルタを示している。第３図におい
て、７は０信号の検出回路、８は連続した０信号
を検知して無入力状態を判定するための時定数回
路、９は入力状態に応じて丸め処理と１の補数切
捨て処理を切換える切換回路である。一次巡回型
フイルタにて量子化処理として、１の補数切捨て
処理を行えば、例えばジエイ・ケイ・アガーワ
ル、“デイジタル・シグナル・プロセツシング”、
1979 ウエスタン・ピリオデイカル・カンパニー
（J.K.AGGARWAL、“DIGITAL SIGNAL
PROCESSING”、1979 Western Periodicals
Company）の第123頁〜127頁に記載されている
ように無入力リミツトサイクルは発生しない。
したがつて、量子化処理を第３図に示す切換回
路９にて切換えることにより無入力リミツトサイ
クルを消去することができる。
路９にて切換えることにより無入力リミツトサイ
クルを消去することができる。
量子化処理の実行位置は、第１図ｂにおいては
量子化処理回路６は乗算器４の直後としたが、一
次巡回型フイルタの場合、量子化処理が必要とな
る乗算器の数は１個であり、量子化処理の効果と
しては単位遅延素子３の直後であつても加算器２
の直後であつても同等である。第３図において
は、後述する二次巡回型フイルタとの構造の共通
性を持ためるため、切換回路９は加算器２の直後
としている。ここで、上記切換回路９は第４図に
示すように縦続接続した複数の加算器１０−０，
１０−１……１０−７よりなる量子化処理回路１
１を含んでおり、乗算器４からの出力a0〜a14の
うち出力a0と出力a8とを入力信号の状態に応じて
切換えられるスイツチ１２にて選択し、上記量子
化処理回路１１に入力するように構成されてい
る。この切換回路９における量子化処理回路１１
はスイツチ１２が接点ａ側にあるときに丸め処理
を、接点ｂ側にあるときに１の補数切捨て処理を
実行するようになつている。そして、この切換回
路９は出力８ビツトの例であり、入出力の符号形
式としては２の補数形式を仮定している。a0〜
a14が乗算器４の出力でa0を最上位ビツトとし、
量子化処理されたデータをa0〜a7で示している。
量子化処理回路６は乗算器４の直後としたが、一
次巡回型フイルタの場合、量子化処理が必要とな
る乗算器の数は１個であり、量子化処理の効果と
しては単位遅延素子３の直後であつても加算器２
の直後であつても同等である。第３図において
は、後述する二次巡回型フイルタとの構造の共通
性を持ためるため、切換回路９は加算器２の直後
としている。ここで、上記切換回路９は第４図に
示すように縦続接続した複数の加算器１０−０，
１０−１……１０−７よりなる量子化処理回路１
１を含んでおり、乗算器４からの出力a0〜a14の
うち出力a0と出力a8とを入力信号の状態に応じて
切換えられるスイツチ１２にて選択し、上記量子
化処理回路１１に入力するように構成されてい
る。この切換回路９における量子化処理回路１１
はスイツチ１２が接点ａ側にあるときに丸め処理
を、接点ｂ側にあるときに１の補数切捨て処理を
実行するようになつている。そして、この切換回
路９は出力８ビツトの例であり、入出力の符号形
式としては２の補数形式を仮定している。a0〜
a14が乗算器４の出力でa0を最上位ビツトとし、
量子化処理されたデータをa0〜a7で示している。
第５図は本発明の他の実施例である二次巡回型
デイジタルフイルタを示している。第５図におい
て、加算器２，２′、単位遅延素子３，３′および
乗算器４，４′にて二次巡回型フイルタを構成し
ており、０信号検出回路７の出力を時定数回路８
に加えて無入力状態を判定し、その結果に応じ丸
め処理と１の補数切捨て処理の切換回路９をコン
トロールしている。二次巡回型フイルタの場合、
乗算器は４，４′の２個を必要とするので量子化
処理の方法としては第９図に示すように２通りの
方法が考えられる。
デイジタルフイルタを示している。第５図におい
て、加算器２，２′、単位遅延素子３，３′および
乗算器４，４′にて二次巡回型フイルタを構成し
ており、０信号検出回路７の出力を時定数回路８
に加えて無入力状態を判定し、その結果に応じ丸
め処理と１の補数切捨て処理の切換回路９をコン
トロールしている。二次巡回型フイルタの場合、
乗算器は４，４′の２個を必要とするので量子化
処理の方法としては第９図に示すように２通りの
方法が考えられる。
第９図ａは、各乗算器４，４′の直後に各々量
子化処理回路６，６′を設けたものであり、単位
遅延素子３，３′および加算器２，２′はそれぞれ
量子化処理後の単精度で演算が行われる。
子化処理回路６，６′を設けたものであり、単位
遅延素子３，３′および加算器２，２′はそれぞれ
量子化処理後の単精度で演算が行われる。
第９図ｂは、各乗算器４，４′により倍精度に
拡大したデータをすぐには量子化処理を行わず、
単位遅延素子３，３′、加算器２，２′ともに倍精
度演算を行い、加算器２の直後、すなわち出力５
の直前で量子化処理を行うものである。
拡大したデータをすぐには量子化処理を行わず、
単位遅延素子３，３′、加算器２，２′ともに倍精
度演算を行い、加算器２の直後、すなわち出力５
の直前で量子化処理を行うものである。
二次巡回型フイルタの無入力リミツトサイクル
の特性としては、例えば前述文献の第129頁〜136
頁に記載されているように量子化処理として１の
補数切捨て処理を行えば、リミツトサイクル発振
周波数が零より大きく標本化周波数の２分の１よ
り小さい周波数ではリミツトサイクルは発生しな
くなり、第９図ａの構成の場合にはリミツトサイ
クル発振周波数が零または標本化周波数の２分の
１の周波数の無入力リミツトサイクルに限られ
る。第９図ｂの構成の場合には前述文献に示され
る解析手法から同様に導くことができ、無入力リ
ミツトサイクルは発生しない。
の特性としては、例えば前述文献の第129頁〜136
頁に記載されているように量子化処理として１の
補数切捨て処理を行えば、リミツトサイクル発振
周波数が零より大きく標本化周波数の２分の１よ
り小さい周波数ではリミツトサイクルは発生しな
くなり、第９図ａの構成の場合にはリミツトサイ
クル発振周波数が零または標本化周波数の２分の
１の周波数の無入力リミツトサイクルに限られ
る。第９図ｂの構成の場合には前述文献に示され
る解析手法から同様に導くことができ、無入力リ
ミツトサイクルは発生しない。
したがつて、量子化処理の方法としては第９図
ｂの構成を用い、第５図に示すように切換回路９
を加算器２の直後に設けることにより、二次巡回
型フイルタにおいても一次巡回型フイルタの場合
と同様に量子化処理を切換回路９にて切換えるこ
とにより無入力リミツトサイクルを消去すること
ができる。
ｂの構成を用い、第５図に示すように切換回路９
を加算器２の直後に設けることにより、二次巡回
型フイルタにおいても一次巡回型フイルタの場合
と同様に量子化処理を切換回路９にて切換えるこ
とにより無入力リミツトサイクルを消去すること
ができる。
以上は巡回型すなわちフイルタの伝達関数の極
のみを取り扱つたが、非巡回型すなわち零点をも
含む場合にも同様に無入力雑音を抑圧することが
できる。第６図は加算器２，２″、単位遅延素子
３および乗算器４，４″，４により一次巡回型
フイルタを構成しており、０信号検出回路７の出
力を時定数回路８に加えて無入力状態を判定し、
その結果に応じて丸め処理と１の補数切捨て処理
の切換回路９をコントロールするように構成して
いる。第７図は加算器２，２″，２、単位遅延
素子３，３′および乗算器４，４′，４″，４，
４′′′′により二次非巡回型フイルタを構成してお
り、０信号検出回路７の出力を時定数回路８に加
えて無入力状態を判定し、その結果に応じて丸め
処理と１の複数切捨て処理の切換回路９をコント
ロールするように構成している。第６図、第７図
は１例としていわゆる2D型構造のフイルタにつ
き示しているが、他の構造でも最終出力の直前で
量子化処理の切換えを行なえば同様に無入力雑音
を抑圧することができる。
のみを取り扱つたが、非巡回型すなわち零点をも
含む場合にも同様に無入力雑音を抑圧することが
できる。第６図は加算器２，２″、単位遅延素子
３および乗算器４，４″，４により一次巡回型
フイルタを構成しており、０信号検出回路７の出
力を時定数回路８に加えて無入力状態を判定し、
その結果に応じて丸め処理と１の補数切捨て処理
の切換回路９をコントロールするように構成して
いる。第７図は加算器２，２″，２、単位遅延
素子３，３′および乗算器４，４′，４″，４，
４′′′′により二次非巡回型フイルタを構成してお
り、０信号検出回路７の出力を時定数回路８に加
えて無入力状態を判定し、その結果に応じて丸め
処理と１の複数切捨て処理の切換回路９をコント
ロールするように構成している。第６図、第７図
は１例としていわゆる2D型構造のフイルタにつ
き示しているが、他の構造でも最終出力の直前で
量子化処理の切換えを行なえば同様に無入力雑音
を抑圧することができる。
また、より高次のフイルタの場合、通常フイル
タの安定条件確保のために２次までのフイルタの
縦続接続が多く用いられるが、この場合、縦続接
続した各段のフイルタの量子化処理を同時に切換
えることにより同様に無入力雑音を抑圧すること
が可能である。このような高次のフイルタでの実
施例を第８図に示す。第８図は第７図に示した
2D構造のフイルタを縦続接続し、各段のフイル
タ１３−１，１３−２……１３−ｎに設けた丸め
処理と１の補数切捨て処理の切換回路９を共通し
て設けられた０信号検出回路７の出力を受けて無
入力状態を判定する時定数回路８の出力で同時に
コントロールするように構成している。
タの安定条件確保のために２次までのフイルタの
縦続接続が多く用いられるが、この場合、縦続接
続した各段のフイルタの量子化処理を同時に切換
えることにより同様に無入力雑音を抑圧すること
が可能である。このような高次のフイルタでの実
施例を第８図に示す。第８図は第７図に示した
2D構造のフイルタを縦続接続し、各段のフイル
タ１３−１，１３−２……１３−ｎに設けた丸め
処理と１の補数切捨て処理の切換回路９を共通し
て設けられた０信号検出回路７の出力を受けて無
入力状態を判定する時定数回路８の出力で同時に
コントロールするように構成している。
発明の効果
以上、詳述したように本発明によれば、０信号
検出回路の出力が加えられる時定数回路によつて
入力信号の無入力状態を判定し、この結果に応じ
てデイジタルフイルタ回路内に設けた切換回路に
よつて丸め処理と１の補数切捨て処理を切換える
ように構成したので、動特性を維持しながら従来
数多くの問題があつた無入力リミツトサイクルを
根本的に取り除くことができる利点を有する。特
に、高次のフイルタ構成で縦続接続を用いた場
合、従来は現象・解析共に複雑であつたが、本発
明の適用により、現象・解析面でも同時に解決可
能であり、その効果は極もて大きいものである。
検出回路の出力が加えられる時定数回路によつて
入力信号の無入力状態を判定し、この結果に応じ
てデイジタルフイルタ回路内に設けた切換回路に
よつて丸め処理と１の補数切捨て処理を切換える
ように構成したので、動特性を維持しながら従来
数多くの問題があつた無入力リミツトサイクルを
根本的に取り除くことができる利点を有する。特
に、高次のフイルタ構成で縦続接続を用いた場
合、従来は現象・解析共に複雑であつたが、本発
明の適用により、現象・解析面でも同時に解決可
能であり、その効果は極もて大きいものである。
第１図ａ，ｂは従来のデイジタルフイルタを示
すブロツク図、第２図はフイルタ内部での量子化
処理の説明図、第３図は本発明のデイジタルフイ
ルタの一実施例を示すブロツク図、第４図は同フ
イルタの内部構成を示す図、第５図、第６図、第
７図、第８図および第９図は本発明のデイジタル
フイルタの他の実施例を示すブロツク図である。 ２，２′，２″，２……加算器、３，３′……
単位遅延素子、４，４′，４″，４……乗算器、
７……０信号検出回路、８……時定数回路、９…
…切換回路、１１……量子化処理回路、１２……
スイツチ。
すブロツク図、第２図はフイルタ内部での量子化
処理の説明図、第３図は本発明のデイジタルフイ
ルタの一実施例を示すブロツク図、第４図は同フ
イルタの内部構成を示す図、第５図、第６図、第
７図、第８図および第９図は本発明のデイジタル
フイルタの他の実施例を示すブロツク図である。 ２，２′，２″，２……加算器、３，３′……
単位遅延素子、４，４′，４″，４……乗算器、
７……０信号検出回路、８……時定数回路、９…
…切換回路、１１……量子化処理回路、１２……
スイツチ。
Claims (1)
- １ アナログ信号をアナログ−デイジタル変換器
により変換して得られるデイジタル信号を、デイ
ジタル信号のままで当該アナログ信号の周波数特
性を変化させるように固定小数点方式で構成され
たデイジタルフイルタ回路部と、このデイジタル
フイルタ回路部への入力信号の零信号検出回路手
段と、この零信号検出回路手段からの出力にもと
ずいて零信号の連続性を検知して無入力状態を判
定する時定数回路手段と、上記デイジタルフイル
タ回路部の内部において倍精度演算された最終出
力を量子化するに際して丸め処理および１の補数
形式による切捨て処理を行なう量子化処理回路手
段と、上記時定数回路手段での判定結果に応じて
上記量子化処理回路手段での丸め処理と１の補数
切捨て処理を切換える切換回路手段を備えてなる
デイジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18170182A JPS5970308A (ja) | 1982-10-15 | 1982-10-15 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18170182A JPS5970308A (ja) | 1982-10-15 | 1982-10-15 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5970308A JPS5970308A (ja) | 1984-04-20 |
| JPH0224410B2 true JPH0224410B2 (ja) | 1990-05-29 |
Family
ID=16105342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18170182A Granted JPS5970308A (ja) | 1982-10-15 | 1982-10-15 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970308A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548195B2 (ja) * | 1987-06-04 | 1996-10-30 | 松下電器産業株式会社 | 累算器 |
| JPH01216613A (ja) * | 1988-02-24 | 1989-08-30 | Canon Inc | デイジタルフイルタ |
| JP2538633B2 (ja) * | 1988-03-15 | 1996-09-25 | 富士通株式会社 | 適応フィルタ |
| JP5687010B2 (ja) * | 2010-08-26 | 2015-03-18 | 日本無線株式会社 | 丸め処理方法及びプログラム |
-
1982
- 1982-10-15 JP JP18170182A patent/JPS5970308A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5970308A (ja) | 1984-04-20 |
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