KR0163904B1 - 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로 - Google Patents

디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로 Download PDF

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Abstract

이 발명은 디지탈 시그마-델타(Digital sigma-delta) 기법을 이용한 디지탈/아날로그(Digital to Analog) 변환회로에 관한 것으로서, 부호비트를 포함하는 소정의 디지탈 신호와 피드백된 양자화 신호의 최상위 비트가 입력되어, 입력된 디지탈 신호에서 상기 최상위 비트의 값이 감산되며, 상기 감산이 비트라인의 매핑에 의해 수행되도록 하는 제1합산부와; 상기 제1합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제1합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제1적분부와; 상기 제1적분부의 출력신호에서 피드백된 양자화 신호의 최상위 비트의 값이 감산되며, 상기 감산이 비트라인의 매핑에 의해 수행되도록 하는 제2합산부와; 상기 제2합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제2합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제2적분부와; 상기 제2적분부의 부호비트를 취하여 제2적분부의 출력신호를 양자화시키는 양자화기와; 상기 양자화기의 출력 중 최상위 비트를 반전시켜 상기 제1합산부 및 제2합산부에 피드백으로 제공하도록 연결된 반전수단으로 구성되어, 양자화기의 출력신호 중 최상위 비트가 +1 또는 -1의 값을 가지는 것을 이용하여 합산부를 비트라인의 매핑에 의해 구현함으로써 가산기의 갯수를 줄일 수 있으며, 가산기의 갯수를 감소킴으로써 하드웨어의 집적화를 용이하게 할 수 있다.

Description

디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로
제1도는 종래의 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 구성 블록도이고,
제2도는 이 발명의 실시예에 따른 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 구성 블록도이다.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1합산부 22 : 제1적분부
23 : 제2합산부 24 : 제2적분부
25 : 양자4화기 26 : 반전소자
이 발명은 디지탈 시그마-델타(Digital sigma-delta) 기법을 이용한 디지탈/아날로그(Digital to Analog) 변환회로에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 시그마-델타 기술을 이용하여 디지탈/아날로그 변환회로를 구성함에 있어서 가산기의 갯수를 줄임으로써 하드웨어 구성을 간소화시킬 수 있는 회로에 관한 것이다.
반도체 공정기술의 발달로 디지탈 신호처리 장치에 관련된 제품의 수요가 증가하고 있다. 따라서, 디지탈 신호처리 장치의 인터페이스를 위한 아날로그/디지탈 변환 및 디지탈/아날로그 변환과 같은 데이타 변환기능을 수행하는 장치를 디지탈 회로에 동시에 집적화할 필요성이 강하게 대두되고 있다.
위와 같은 필요성에 부응하여, 디지탈 회로와 동시에 집적화하기 용이한 시그마-델타 기법이 데이타 변환장치에 많이 이용되고 있다.
이하, 첨부된 도면을 참조하여 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로를 설명한다.
제1도는 종래의 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 구성 블록도이다.
제1도에 도시된 바와 같이, 종래의 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로는, 제1합산부(11), 제1적분부(12), 제2합산부(13), 제2적분부(14) 및 양자화기(15)가 차례로 연결된 구조를 가진다.
상기 제1 및 제2합산부(11, 13)는 각각의 가산기(111, 131)로 구성된다. 상기 제1적분부(12)는 가산기(121) 및 지연기(122)로 구성되며, 제2적분부(14)는 가산기(141) 및 지연기(142)로 구성된다.
상기 양자화기(15)의 출력은 외부에 제공되는 한편, 제1 및 제2합산부(11, 13)에 피드백으로 제공된다.
도면에 도시하지 않았지만, 상기 양자화기(15)의 후단에 저역여파기(LPF : Low Pass Filter)를 연결하여 양자화기(15)의 출력신호가 통과되도록 하면, 저역여파기의 출력단에서 아날로그로 변환된 신호가 얻어질 수 있다.
전원이 인가되어 회로의 동작이 시작되면, 2의 보수로 표현된 16비트의 데이타x(n)가 제1합산부(11)의 가산기(111)에 입력되며, 동시에 양자화기(15)의 출력 중 최상위 비트(MSB : Most Significant Bit)y(n)가 가산기(111)에 입력된다. 여기서, 양자화기(15)의 최상위 비트는 제2적분부에서 출력되는 신호의 부호비트(sign bit)이다.
가산기(111)에서는 16비트 입력신호x(n)가 양자화기(15)의 출력y(n)에 의해 감산되며, 감산의 결과로 생성된 신호a(n)는 제1적분부(12)에 입력된다.
제1적분부(12)의 가산기(121)에서는 지연기(122)에 의해 지연된 한 단계 전의 적분부(12) 출력신호{b(n-1)}와 상기 제1합산부(11)의 출력신호{a(n)}가 합산된다. 가산기(121)의 출력신호는 지연기(122)로 보내져서 일정시간 지연되며, 지연기(122)의 출력신호{b(n)}는 제2합산부(13)에 입력된다.
상기 제2합산부(13)의 가산기(131)에는 지연기(122)의 출력신호와 함께 양자화기(15) 출력 중 최상위 비트{y(n)}가 입력된다. 이에 따라, 가산기(131)에서는 지연기(122)의 출력신호{b(n)}가 양자화기(15)의 출력신호{y(n)}에 의해 감산되며, 상기 감산에 의해 생성된 신호{c(n)}는 제2적분부(14)의 가산기(141)에 입력된다.
제2적분부(14)의 동작은 위에서 설명한 제1적분부(12)의 동작과 동일하다.
제2적분부(14)의 지연기(142)에서 출력되는 신호는 양자화기(15)에 입력되며, 양자화기(15)에서는 제2적분부(14) 출력신호 중 부호비트를 취하여 +1 또는 -1을 나타내는 출력신호{y(n:0)}가 얻어진다. 여기서, 얻어지는 양자화기(15) 출력신호는 PDM(full name이 무엇입니까?) 형태의 비트 스트림(bit stream)이다.
양자화기(15) 출력신호가 후단에 연결되는 저역여파기를 통과하도록 하면, 아날로그로 변환된 신호가 얻어진다.
상기한 종래의 디지탈/아날로그 변환회로의 제1적분부(12)는 오버플로우(overflow)를 방지하기 위하여 입력신호{x(n)}보다 최소 2비트가 많은 데이타폭(Data width)을 필요로 하며, 제2적분부(14)도 입력신호{b(n)}보다 최소 2비트가 많은 데이타폭을 필요로 한다.
그런데, 상기한 바와 같이 동작하는 종래의 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로는 가산기를 많이 필요로 하는 하드웨어 구성으로 인하여 집적화하기 용이하지 못한 단점이 있다.
이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로를 구성함에 있어서 가산기의 갯수를 감소시켜 하드웨어 구성을 간소화시킬 수 있는 회로를 제공하는데 있다.
상기한 목적을 달성하기 위한 수단으로서 2차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 구성은, 부호비트를 포함하는 소정의 디지탈 신호와 피드백된 양자화 신호의 최상위비트가 입력되어, 최상위비트가 입력되고, 상기 디지탈 신호를 상기 피드백된 양자화 신호의 최상위비트의 값으로 감산하고, 상기 감산은 상기 피드백된 양자화 신호의 최상위비트가 상기 디지털 신호의 최상위비트로 매핑되어 수행되는 제1합산부와; 상기 제1합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제1합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제1적분부와; 상기 제1적분부의 출력신호에서 피드백된 양자화 신호의 최상위 비트의 값이 감산되며, 상기 감산이 비트라인의 매핑에 의해 수행되도록 하는 제2합산부와; 상기 제2합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제2합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제2적분부와; 상기 제2적분기의 부호비트를 취하여 제2적분부의 출력신호를 양자화시키는 양자화기와; 상기 양자화기의 출력 중 최상위 비트를 반전시켜 상기 제1합산부 및 제2합산부에 피드백으로 제공하도록 연결된 반전수단을 포함하여 이루어진다.
또한, 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 구성은, 부호비트를 포함하는 소정의 디지탈 신호와 피드백된 양자화 신호의 최상위 비트가 입력되어, 최상위비트가 입력되고, 상기 디지탈 신호를 상기 피드백된 양자화 신호의 최상위비트의 값으로 감산하고, 상기 감산은 상기 피드백된 양자화 신호의 최상위비트가 상기 디지털 신호의 최상위비트로 매핑되어 수행되는 제1합산부와; 상기 제1합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제1합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제1적분부와; 상기 제1적분부의 부호비트를 취하여 제1적분부의 출력신호를 양자화시키는 양자화기와; 상기 양자화기의 출력 중 최상위 비트를 반전시켜 상기 제1합산부에 피드백으로 제공하도록 연결된 반전수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 설명한다.
제2도는 이 발명의 실시예에 따른 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 구성 블록도이다.
먼저, 제2도를 참조하여 이 발명의 실시예에 따른 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 구성을 설명한다.
제2도에 도시된 바와 같이, 이 발명의 실시예에 따른 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로는, 부호비트가 포함된 16비트의 디지탈 신호{x(15:0)}와 양자화 신호의 피드백된 최상위 비트{z(19)}가 입력되도록 연결된 제1합산부(21)와; 상기 제1합산부(21)의 출력신호{a(17:0)}가 입력되도록 연결된 제1적분부(22)와; 상기 제1적분부(22)의 출력신호{b(17:0)}와 상기 양자화 신호의 피드백된 최상위 비트{z(19)}가 입력되도록 연결된 제2합산부(23)와; 상기 제2합산부(23)의 출력신호{c(19:0)}가 입력되도록 연결된 제2적분부(24)와; 상기 제2적분부(24)의 출력신호{y(19:0)}가 입력되도록 연결된 양자화기(25)와; 상기 양자화기(25)의 출력신호{y(19:0)} 중 최상위 비트{y(19)}가 입력되는 한편 출력단이 상기 제1합산부(21) 및 제2합산부(23)에 제공되도록 연결된 반전기(26)로 구성된다.
보다 상세하게, 상기 제1합산부(21)는, 입력되는 디지탈 신호{x(15:0)} 중 데이타 비트가 입력되는 버퍼(211)와; 상기 디지탈 신호{x(15:0)} 중 부호비트{x(15)}가 입력되는 반전기(212)와; 상기 반전기(26)의 출력단이 공통으로 입력되는 버퍼(213, 214)로 구성된다.
상기 제1적분부(22)는, 상기 제1합산부(21)의 출력신호{a(17:0)}와 한 단계 전의 적분된 신호{b(17:0)}가 입력되는 가산기(221)와; 상기 가산기(221)의 출력신호가 입력되는 지연기(222)로 구성된다.
상기 제2합산부(23)는 상기 제1합산부(21)와 유사한 구조로서, 3개의 버퍼(231, 233, 234) 및 1개의 반전기(232)로 구성된다.
상기 제2적분부(24)는 제1적분부(22)와 동일한 구조로서, 1개의 가산기(241) 및 1개의 지연기(242)로 구성된다.
상기 제1 및 제2적분부(22, 24)의 지연기(222, 242)는 레지스터 블록으로 구성되며, 가산기(221, 241)는 일반적인 반가산기(half adder)로 구성되었으나 이 발명의 기술적 범위는 여기에 한정되지 않는다.
이 발명의 실시예에 따른 도면에는 도시되지 않았지만, 상기 양자화기(25)의 후단에는 저역여파기가 연결되며, 상기 양자화기의 출력신호{y(19:0)}는 저역여파기에 제공되어 아날로그로 변환된 신호가 얻어질 수 있다.
또한, 이 발명의 실시예에 따른 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로는 2개의 적분부를 포함하는 2차의 구조이지만, 이 발명의 기술적 범위는 여기에 한정되지 않는다. 즉, 적분부 및 합산부가 부가적으로 연결되어 차수가 조정될 수 있다.
다음으로, 상기한 구성을 바탕으로 이 발명의 실시예에 따른 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 동작을 설명한다.
전원이 인가되어 회로의 동작이 시작되면, 제1합산부(21)에 디지탈 신호{x(15:0)}가 입력됨과 동시에 양자화 신호의 피드백된 최상위 비트{z(19)}가 입력된다.
제2도의 제1합산부(21)는 제1도의 제1합산부(11)를 대치한 것으로서, 제1도의 가산기(111)가 제거된 구조이다.
동작 설명에 들어가기 전에, 제1도에 도시된 합산부(11)의 구조와 비교하면서 이 발명의 실시예에 적용된 합산부(21)의 구조에 대해 설명하면 아래와 같다.
제1도의 합산부(11)에서, 디지탈 신호 x(n)은 16비트, 양자화 신호의 피드백된 최상위 비트 y(n)은 215차수이므로 합산부(11)의 출력신호 a(n)을 2의 보수로 표현하면 다음과 같다.
상기 (식1)을 더 상세히 표현하면,
상기 (식2)에서 표현된 수식에 의해 수행되는 연산은 이 발명의 실시예에 따른 제1합산부(21)에서도 동일하게 수행되며, 제1합산부(21)의 입력신호 x(n) 및 y(n)에 대해 최대 4가지의 경우가 고려될 수 있다.
1) x(n) = 양수(즉, x15=0) 및 y19 = 0 인 경우,
2) x(n) = 양수(x15=0) 및 y19 = 1 인 경우,
3) x(n) = 음수(x15=1) 및 y19 = 0 인 경우,
4) x(n) = 음수(x15=1) 및 y19 = 0 인 경우,
상기 4가지 경우에 대한 제1합산부(21)의 출력신호a(n)을 도표로 작성하면, 아래의 표1과 같다.
위의 결과를 살펴보면 다음의 상관관계를 알 수 있다.
즉, a15는 x15의 반전 값이고 a16은 y19의 반전 값이다. 따라서, 제1합산부를 간단한 로직회로로 대체할 수 있으며, 기존의 합산부(11)에 적용되던 가산기(111)가 제거될 수 있다.
이 발명의 실시예에 따른 제2합산부(23)의 구성도 제1합산부(21)의 구성과 동일하다. 상기와 같이 살펴본 바에 따르면, 종래의 기술에 따른 합산부(11)에 포함되어 있는 가산기를 제거할 수 있으므로 하드웨어 구성이 간소화될 수 있다.
동작을 설명하면, 제1합산부(21)에서는 입력되는 디지탈 신호{x(15:0)}에서 양자화 신호의 피드백된 최상위 비트{z(19)}의 값이 감산되며, 상기 감산은 비트라인의 매핑(mapping)에 의해 수행된다.
즉, 디지탈 신호의 데이타 비트{x(14:0)}는 버퍼(211)를 통해 출력신호{a(17:0)}의 15비트를 구성하며, 디지탈 신호의 부호 비트{x(15)}는 반전기(212)에 의해 반전된 후 출력신호{a(17:0)}의 1비트를 구성하며, 피드백된 최상위 비트{z(19)}는 두 버퍼(213, 214)를 통해 출력신호{a(17:0)}의 2비트를 구성한다.
상기한 비트라인의 매핑에 의해 얻어지는 반전기(212) 및 버퍼(211, 213, 214)의 출력은 합쳐져서 제1합산부(21)의 출력신호{a(17:0)}를 구성한다.
위와 같이 얻어진 신호{a(17:0)}는 제1적분부(22)의 가산기(221)에 제공되어 지연기(222)에서 피드백된 한 단계 전의 적분신호와 가산되며, 이렇게 가산된 신호는 지연기(222)에서 출력된다.
지연기(222)에서 소정 시간 동안 지연된 제1적분부(22)의 출력신호{B(17:0)}는 제2합산부(23)에 입력된다.
제2합산부(23)에서는 입력의 비트수만 2비트 증가한 것을 제외하고는 제1합산부(21)에서의 동작과 동일한 동작이 수행된다. 즉, 제1적분부(22)의 출력신호{B(17:0)} 중 17비트{B(16:0)}는 버퍼(231)에 입력되며, 나머지 1비트{b(17)}는 반전기(232)에 입력된다. 또한, 제1합산부(21)에서와 마찬가지로, 반전기(26)에서 피드백된 양자화 신호의 최상위 비트{(z(19))}가 두 버퍼(233, 234)에 입력된다.
상기 버퍼(231, 233, 234) 및 반전기(232)의 출력신호는 합쳐져서 제2합산부(23)의 출력신호{c(19:0)}로서 제2적분부(24)에 제공된다.
제2적분부(24)에서는 제1적분부(22)에서와 동일한 동작이 수행되며, 적분 동작에 의해 생성된 신호{y(19:0)}는 양자화기(25)에 입력된다.
양자화기(25)에서는 입력신호에 대한 양자화동작이 수행되어 +1 또는 -1을 나타내는 출력신호{y(19:0)}가 얻어지며, 양자화기(25)의 출력신호{y(19:0)}는 도면에 도시되지 않은 저역여파기에 제공된다.
상기한 이 발명의 실시예에 따른 회로의 동작 설명에서, 제1합산부(21)와 제2합산부(23) 각각에서 양자화신호의 피드백된 최상위 비트를 버퍼를 통과시켜 얻어지는 2비트는 이후의 적분부에서 오버플로우(overflow)를 방지하기 위한 것이며, 오버플로우(overflow)를 방지하기 위해서는 적어도 2비트 이상이 필요하다.
따라서, 최종적으로 양자화기(25)에서 외부에 제공되는 신호의 비트수는 20이다.
한편, 이 발명의 다른 실시예로서, 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로가 제안될 수 있다.
1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로는 상술한 이 발명의 실시예에서 제시된 구조에서 제2합산부(23)와 제2적분부(24)가 제거된 후 남은 구조이다.
이에 따라, 양자화기에 입력되는 비트수는 18이며, 양자화기의 출력신호 중 최상위 비트가 입력되는 반전기의 출력단은 제1합산부에만 연결된다.
상기와 같이 구성되는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 동작은 이 발명의 실시예에 따른 2차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 그것과 동일하다.
또한, 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로의 차수를 2차 이상으로 조정하는 것은 앞서 언급한 바와 같이 합산부와 적분부를 쌍으로 부가함으로써 구현될 수 있다.
이상에서와 같이 이 발명의 실시예에 따르면, 양자화기의 출력신호 중 최상위비트가 +1 또는 -1의 값을 가지는 것을 이용하여 합산부를 비트라인의 매핑에 의해 구현함으로써 가산기의 갯수를 줄일 수 있다.
또한, 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로를 제공함에 있어 가산기의 갯수를 감소킴으로써 하드웨어의 집적화를 용이하게 할 수 있다.

Claims (9)

  1. 부호비트를 포함하는 소정의 디지탈 신호와 피드백된 양자화 신호의 최상위비트가 입력되고, 상기 디지탈 신호를 상기 피드백된 양자화 신호의 최상위비트의 값으로 감산하고, 상기 감산은 상기 피드백된 양자화 신호의 최상위비트가 상기 디지탈 신호의 최상위비트로 매핑되어 수행되는 제1합산부와; 상기 제1합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제1합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제1적분부와; 상기 제1적분부의 출력신호에서 피드백된 양자화 신호의 최상위 비트의 값이 감산되며, 상기 감산은 상기 피드백된 양자화신호의 최상위비트가 상기 제1적분부의 최상위비트로 비트라인이 매핑되어 수행되도록 하는 제2합산부와; 상기 제2합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제2합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제2적분부와; 상기 제2적분부의 부호비트를 취하여 제2적분부의 출력신호를 양자화시키는 양자화기와; 상기 양자화기의 출력 중 최상위비트를 반전시켜 상기 제1합산부 및 제2합산부에 피드백으로 제공하도록 연결된 반전수단을 포함하여 이루어지는 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  2. 제1항에 있어서, 상기한 제1합산부 및 제2합산부 각각은 입력신호의 데이타 비트를 받아들어 일시 저장하는 제1버퍼와; 입력신호의 부호 비트를 반전시키는 반전기와; 상기 양자화기의 피드백된 최소유효비트의 값을 받아들어 일시 저장하는 제2버퍼를 포함하는 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  3. 제2항에 있어서, 상기한 제2버퍼는 적어도 둘 이상인 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  4. 제1항 또는 제2항에 있어서, 상기한 양자화기의 후단에 연결되어, 양자화기의 출력신호를 필터링하여 아날로그로 변환된 신호를 생성하는 저역여파기를 포함하는 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  5. 제1항 또는 제2항에 있어서, 상기한 제1적분부와 제2합산부 사이 또는 제2적분부와 양자화기 사이에, 차례로 연결된 합산부와 적분부를 쌍으로 하며 적어도 하나 이상의 합산부와 적분부 쌍을 부가함으로써 차수가 조절되도록 하는 것을 특징으로 하는 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  6. 부호비트를 포함하는 소정의 디지탈 신호와 피드백된 양자화 신호의 최상위 비트가 입력되어, 입력된 디지탈 신호에서 상기 최상위비트의 값이 감산되며, 상기 감산이 상기 피드백된 양자화신호의 최상위비트가 상기 입력된 디지탈 신호의 최상위 비트로 매핑되어 수행되도록 하는 제1합산부와; 상기 제1합산부의 출력신호를 한 단계 전의 신호와 합산하여 상기 제1합산부의 출력신호에 대한 적분동작이 수행되도록 하는 제1적분부와; 상기 제1적분부의 부호비트를 취하여 제1적분부의 출력신호를 양자화시키는 양자화기와; 상기 양자화기의 출력 중 최상위비트를 반전시켜 상기 제1합산부에 피드백으로 제공하도록 연결된 반전수단을 포함하여 이루어지는 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  7. 제6항에 있어서, 상기한 제1합산부는 입력신호의 데이타 비트를 받아들여 일시 저장하는 제1버퍼와; 입력신호의 부호 비트를 반전시키는 반전기와; 상기 양자화기의 피드백된 최소유효비트의 값을 받아들여 일시 저장하는 제2버퍼를 포함하는 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  8. 제7항에 있어서, 상기한 제2버퍼는 적어도 둘 이상인 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
  9. 제6항 또는 제7항에 있어서, 상기한 양자화기의 후단에 연결되어, 양자화기의 출력신호를 필터링하여 아날로그로 변환된 신호를 생성하는 저역여파기를 부가하여 포함하는 것을 특징으로 하는 1차 디지탈 시그마-델타 기법을 이용한 디지탈/아날로그 변환회로.
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