JP2548195B2 - 累算器 - Google Patents
累算器Info
- Publication number
- JP2548195B2 JP2548195B2 JP62140276A JP14027687A JP2548195B2 JP 2548195 B2 JP2548195 B2 JP 2548195B2 JP 62140276 A JP62140276 A JP 62140276A JP 14027687 A JP14027687 A JP 14027687A JP 2548195 B2 JP2548195 B2 JP 2548195B2
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- JP
- Japan
- Prior art keywords
- output
- bit
- accumulator
- storage means
- accumulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Complex Calculations (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はFIR型デジタルフィルタ等に用いられる累算
器に関するものである。
器に関するものである。
従来の技術 近年LSI技術の進歩に伴い、デジタルフィルタが広く
利用されるようになった。LSIにおけるデジタルフィル
タでは、乗加算器を時分割で使用する関係上累算器が用
いられる。第２図にその例を示し、その説明を行う。
利用されるようになった。LSIにおけるデジタルフィル
タでは、乗加算器を時分割で使用する関係上累算器が用
いられる。第２図にその例を示し、その説明を行う。
第２図において、11〜15は１ビット全加算器であり
（以下フルアダーと称す）、端子A,B、Ciの和を端子Ｓ
から、繰り上がりを端子Coから出力する。これにより24
ビットのデータの加算を行う。21〜28はＤフリップフロ
ップであり、端子Ｃに入力されるクロック信号の立ち上
がりで、端子Ｄから入力される信号をラッチし、端子Ｑ
から出力する。30〜34はANDゲートである。次に、第３
図に示すタイミング図とともに第２図の動作説明を行
う。
（以下フルアダーと称す）、端子A,B、Ciの和を端子Ｓ
から、繰り上がりを端子Coから出力する。これにより24
ビットのデータの加算を行う。21〜28はＤフリップフロ
ップであり、端子Ｃに入力されるクロック信号の立ち上
がりで、端子Ｄから入力される信号をラッチし、端子Ｑ
から出力する。30〜34はANDゲートである。次に、第３
図に示すタイミング図とともに第２図の動作説明を行
う。
この累算器では、タイムスロット０〜63の64スロット
中に端子A23〜０より入力されるデータαｎを累算する
ようになっている。即ちタイムスロット０でリセット信
号RESが“0"となり、ANDゲート30〜34の出力がすべてゼ
ロとなる。これにより、フルアダー11〜15は α０＋０＝α０ を出力し、Ｄフリップフロップ21〜25にラッチされる。
タイムスロット１ではリセット信号RESは“1"となり、A
NDゲート30〜34はＤフリップフロップ21〜25の出力Y0〜
Y23をフルアダー11〜15に与える。このためタイムスロ
ット１では α０＋α１ の計算が行われる。このようにして順次累算が行われ、
タイムスロット63で の計算を行ない、引き続くタイムスロット０でＤフリッ
プフロップ21〜25から出力される。このデータの上位16
ビットをクロック信号CK2によりＤフリップフロップ26
〜28がラッチし、累算器の出力とするものである。
中に端子A23〜０より入力されるデータαｎを累算する
ようになっている。即ちタイムスロット０でリセット信
号RESが“0"となり、ANDゲート30〜34の出力がすべてゼ
ロとなる。これにより、フルアダー11〜15は α０＋０＝α０ を出力し、Ｄフリップフロップ21〜25にラッチされる。
タイムスロット１ではリセット信号RESは“1"となり、A
NDゲート30〜34はＤフリップフロップ21〜25の出力Y0〜
Y23をフルアダー11〜15に与える。このためタイムスロ
ット１では α０＋α１ の計算が行われる。このようにして順次累算が行われ、
タイムスロット63で の計算を行ない、引き続くタイムスロット０でＤフリッ
プフロップ21〜25から出力される。このデータの上位16
ビットをクロック信号CK2によりＤフリップフロップ26
〜28がラッチし、累算器の出力とするものである。
発明が解決しようとする問題点 しかしながら、上記従来の構成では、累算結果の上位
16ビットを下位８ビット切り捨てで出力しているため、
本累算器を例えばデジタルフィルタ等の積和演算の累算
を用いると、Ｄフリップフロップ21〜25の24ビットで見
た累算結果がゼロとなる近傍で非直線となるという問題
点があった。即ち、例えば64タップのFIRフィルタを考
えると、そのフィルタ係数をX0〜X63とし、そのフィル
タゲインが若干１に満ない場合、フィルタ入力が１（直
流）の時、累算器の出力は切り捨てによりゼロとなる。
フィルタ入力がゼロの時は積和の結果はすべてゼロであ
るので累算器の出力は当然ゼロとなる。フィルタ入力が
−１の時はやはり、切り捨てにより累算器出力は−２と
なる。
16ビットを下位８ビット切り捨てで出力しているため、
本累算器を例えばデジタルフィルタ等の積和演算の累算
を用いると、Ｄフリップフロップ21〜25の24ビットで見
た累算結果がゼロとなる近傍で非直線となるという問題
点があった。即ち、例えば64タップのFIRフィルタを考
えると、そのフィルタ係数をX0〜X63とし、そのフィル
タゲインが若干１に満ない場合、フィルタ入力が１（直
流）の時、累算器の出力は切り捨てによりゼロとなる。
フィルタ入力がゼロの時は積和の結果はすべてゼロであ
るので累算器の出力は当然ゼロとなる。フィルタ入力が
−１の時はやはり、切り捨てにより累算器出力は−２と
なる。
本発明は上記の問題点に鑑み、ゼロ近傍で歪みの発生
しない累算器を提供するものである。
しない累算器を提供するものである。
問題点を解決するための手段 上記問題点を解決するため、本発明の累算器は、順次
更新されるＮビット（Ｎは２以上の自然数）の入力デー
タと、Ｎビットの記憶手段と、該記憶手段の出力と前記
入力データの加算を行い、加算結果を前記記憶手段に順
次書き込むようにした加算器と、前記記憶手段の初期化
を行なう初期化手段とを備え、前記初期化手段が累算開
始時に前記記憶手段出力の上位ビットより第Ｍビット目
（Ｍ＜Ｎ）を１、他のビットを０にセットして累算を開
始し、前記加算器出力より上位（Ｍ−１）ビットを累算
出力として取り出すようにしたものである。
更新されるＮビット（Ｎは２以上の自然数）の入力デー
タと、Ｎビットの記憶手段と、該記憶手段の出力と前記
入力データの加算を行い、加算結果を前記記憶手段に順
次書き込むようにした加算器と、前記記憶手段の初期化
を行なう初期化手段とを備え、前記初期化手段が累算開
始時に前記記憶手段出力の上位ビットより第Ｍビット目
（Ｍ＜Ｎ）を１、他のビットを０にセットして累算を開
始し、前記加算器出力より上位（Ｍ−１）ビットを累算
出力として取り出すようにしたものである。
作用 上記のように、累算開始時に切り捨てられるビットの
最上位のビットを１にセットしてから累算を開始するよ
うにしたため、累算結果に0.5を加えて小数点以下を切
捨てる操作を行なうことと等価となる。この操作は切り
捨てられるデータを四捨五入して出力することと等しく
なるため、従来例に述べたようなフィルタ係数を有する
デジタルフィルタの累算器として用いても、仮にフィル
タ入力が直流の場合で、フィルタ入力＝＋１、０、或は
−１、の時、従来ではその出力が＋1,−1,−２となって
いたが、本願発明による累算器を用いれば、＋１、0,−
１を出力し、ゼロ近傍での直線性が保たれ歪は発生しな
い。
最上位のビットを１にセットしてから累算を開始するよ
うにしたため、累算結果に0.5を加えて小数点以下を切
捨てる操作を行なうことと等価となる。この操作は切り
捨てられるデータを四捨五入して出力することと等しく
なるため、従来例に述べたようなフィルタ係数を有する
デジタルフィルタの累算器として用いても、仮にフィル
タ入力が直流の場合で、フィルタ入力＝＋１、０、或は
−１、の時、従来ではその出力が＋1,−1,−２となって
いたが、本願発明による累算器を用いれば、＋１、0,−
１を出力し、ゼロ近傍での直線性が保たれ歪は発生しな
い。
実 施 例 以下図面に基づき本発明の説明を行う。
第１図は本発明による累算器の一実施例を示すもので
ある。この図を説明すると、11〜16は１ビットフルアダ
ーであり、端子A,B、Ciの和を端子Ｓから、繰り上がり
を端子C0から出力する。これにより24ビットのデータの
加算を行う。21〜29はＤフリップフロップであり、端子
Ｃに入力されるクロック信号の立ち上がりで、端子Ｄか
ら入力される信号をラッチし、端子Ｑから出力する。30
〜34はANDゲートである。41はORゲートである。ここで
はリセット信号RESの論理を反転して入力するようにな
っている。リセット信号RES,クロック信号CK1,CK2には
第３図に示す信号が与えられている。
ある。この図を説明すると、11〜16は１ビットフルアダ
ーであり、端子A,B、Ciの和を端子Ｓから、繰り上がり
を端子C0から出力する。これにより24ビットのデータの
加算を行う。21〜29はＤフリップフロップであり、端子
Ｃに入力されるクロック信号の立ち上がりで、端子Ｄか
ら入力される信号をラッチし、端子Ｑから出力する。30
〜34はANDゲートである。41はORゲートである。ここで
はリセット信号RESの論理を反転して入力するようにな
っている。リセット信号RES,クロック信号CK1,CK2には
第３図に示す信号が与えられている。
次に第１図の動作について説明する。
タイムスロット０でリセット信号RESが“0"となり、A
NDゲート30〜34の出力がすべてゼロとなる。また、ORゲ
ート41の出力が１となる。これにより、フルアダー11〜
16は α０＋128 を出力し、Ｄフリップフロップ21〜26にラッチされる。
タイムスロット１ではリセット信号RESは“1"となり、A
NDゲート30〜34及びORゲート41はＤフリップフロップ21
〜26の出力Y0〜Y23をフルアダー11〜16に与える。
NDゲート30〜34の出力がすべてゼロとなる。また、ORゲ
ート41の出力が１となる。これにより、フルアダー11〜
16は α０＋128 を出力し、Ｄフリップフロップ21〜26にラッチされる。
タイムスロット１ではリセット信号RESは“1"となり、A
NDゲート30〜34及びORゲート41はＤフリップフロップ21
〜26の出力Y0〜Y23をフルアダー11〜16に与える。
このためタイムスロット１では α０＋128＋α１ の計算が行われる。このようにして順次累算が行われ、
タイムスロット63で の計算を行ない、引き続くタイムスロット０でＤフリッ
プフロップ21〜26から出力される。このデータの上位16
ビットをクロック信号CK2によりＤフリップフロップ27
〜29がラッチし、累算器の出力とするものである。
タイムスロット63で の計算を行ない、引き続くタイムスロット０でＤフリッ
プフロップ21〜26から出力される。このデータの上位16
ビットをクロック信号CK2によりＤフリップフロップ27
〜29がラッチし、累算器の出力とするものである。
このように本実施例の累算器では、タイムスロットを
増やすことなく（最大切り捨て量＋１）の1/2の値を加
えたデータの切り捨てを行うため結果として四捨五入が
行われ、従来例にて述べたような歪みが発生しないもの
である。これは、デジタルフィルタに小振幅の正弦波を
入力とする場合に特に有効である。
増やすことなく（最大切り捨て量＋１）の1/2の値を加
えたデータの切り捨てを行うため結果として四捨五入が
行われ、従来例にて述べたような歪みが発生しないもの
である。これは、デジタルフィルタに小振幅の正弦波を
入力とする場合に特に有効である。
なお、本実施例においてはANDゲート,ORゲートを用い
て初期値の設定を行ったが、リセット付きＤフリップフ
ロップ、セット付きＤフリップフロップを用いて初期値
の設定を行っても良いことは言うまでもない。要は累算
開始時に初期値として（最大切り捨て量＋１）の1/2の
値を与えるようにするものである。
て初期値の設定を行ったが、リセット付きＤフリップフ
ロップ、セット付きＤフリップフロップを用いて初期値
の設定を行っても良いことは言うまでもない。要は累算
開始時に初期値として（最大切り捨て量＋１）の1/2の
値を与えるようにするものである。
発明の効果 以上述べたように、本発明は、順次更新される入力デ
ータと、Ｎビット（Ｎは自然数）の記憶手段と、該記憶
手段の出力と前記入力データの加算を行い、加算結果を
前記記憶手段に順次書き込むようにした加算器と、前記
記憶手段の初期化を行う初期化手段とを備え、前記初期
化手段が累算開始時に前記記憶手段出力の上位ビットよ
り第Ｍビット目（Ｍ＜Ｎ）を１、他のビットを０にセッ
トして累算を開始し、前記加算器出力より上位（Ｍ−
１）ビットを累算出力として取り出すようにしたことに
より、タイムスロットを増やすことなく、第（Ｍ＋１）
ビット目を四捨五入して出力することができ、本累算器
をデジタルフィルタ等の積和演算の累算を用いてもゼロ
近傍で歪みが発生しないという優れた効果を有するもの
である。
ータと、Ｎビット（Ｎは自然数）の記憶手段と、該記憶
手段の出力と前記入力データの加算を行い、加算結果を
前記記憶手段に順次書き込むようにした加算器と、前記
記憶手段の初期化を行う初期化手段とを備え、前記初期
化手段が累算開始時に前記記憶手段出力の上位ビットよ
り第Ｍビット目（Ｍ＜Ｎ）を１、他のビットを０にセッ
トして累算を開始し、前記加算器出力より上位（Ｍ−
１）ビットを累算出力として取り出すようにしたことに
より、タイムスロットを増やすことなく、第（Ｍ＋１）
ビット目を四捨五入して出力することができ、本累算器
をデジタルフィルタ等の積和演算の累算を用いてもゼロ
近傍で歪みが発生しないという優れた効果を有するもの
である。
第１図は本発明による累算器の一実施例を示すブロック
図、第２図は従来における累算器を示すブロック図、第
３図は本発明による累算器と従来における累算器のタイ
ミングを示すタイミング図である。 11〜16……１ビットフルアダー、21〜29……Ｄフリップ
フロップ、30〜34……ANDゲート、41……ORゲート。
図、第２図は従来における累算器を示すブロック図、第
３図は本発明による累算器と従来における累算器のタイ
ミングを示すタイミング図である。 11〜16……１ビットフルアダー、21〜29……Ｄフリップ
フロップ、30〜34……ANDゲート、41……ORゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷 泰範 門真市大字門真1006番地 松下電器産業 株式会社内 (56)参考文献 特開 昭62−120535（ＪＰ，Ａ)
Claims (1)
- 【請求項１】順次更新されるＮビット（Ｎは２以上の自
然数）の入力データと、Ｎビットの記憶手段と、該記憶
手段の出力と前記入力データの加算を行い、加算結果を
前記記憶手段に順次書き込むようにした加算器と、前記
記憶手段の初期化を行なう初期化手段とを備え、前記初
期化手段が累算開始時に前記記憶手段出力の上位ビット
より第Ｍビット目（Ｍ＜Ｎ）を１、他のビットを０にセ
ットして累算を開始し、前記加算器出力より上位（Ｍ−
１）ビットを累算出力として取り出すようにしたことを
特徴とする累算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140276A JP2548195B2 (ja) | 1987-06-04 | 1987-06-04 | 累算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140276A JP2548195B2 (ja) | 1987-06-04 | 1987-06-04 | 累算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63303508A JPS63303508A (ja) | 1988-12-12 |
| JP2548195B2 true JP2548195B2 (ja) | 1996-10-30 |
Family
ID=15265010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140276A Expired - Lifetime JP2548195B2 (ja) | 1987-06-04 | 1987-06-04 | 累算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548195B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970308A (ja) * | 1982-10-15 | 1984-04-20 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| JPS59176919A (ja) * | 1983-03-25 | 1984-10-06 | Matsushita Electric Ind Co Ltd | デイジタル信号処理装置 |
-
1987
- 1987-06-04 JP JP62140276A patent/JP2548195B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63303508A (ja) | 1988-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |