JP3230270B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JP3230270B2 JP3230270B2 JP04195992A JP4195992A JP3230270B2 JP 3230270 B2 JP3230270 B2 JP 3230270B2 JP 04195992 A JP04195992 A JP 04195992A JP 4195992 A JP4195992 A JP 4195992A JP 3230270 B2 JP3230270 B2 JP 3230270B2
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Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄ変換処理を
含む電子機器のディジタルフィルタ装置に用いて好適な
信号処理装置に関する。
含む電子機器のディジタルフィルタ装置に用いて好適な
信号処理装置に関する。
【０００２】
【従来の技術】最近、電子機器のディジタル化が急速に
進展している。一般に、ディジタル・オーディオ信号や
ディジタル・ビデオ信号のテープレコーダ、あるいはデ
ィスクプレーヤ等において、ディジタル演算処理が行わ
れている。このディジタル演算処理を行うために、アナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器は必
須の構成要素の一つである。
進展している。一般に、ディジタル・オーディオ信号や
ディジタル・ビデオ信号のテープレコーダ、あるいはデ
ィスクプレーヤ等において、ディジタル演算処理が行わ
れている。このディジタル演算処理を行うために、アナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器は必
須の構成要素の一つである。
【０００３】従来からオーディオ用に用いられる積分型
Ａ／Ｄ変換器は、安価でありながら、複数の電流源の比
率を確保することによって相対的に高い精度で良好な直
線性を得ている。しかしながら、積分用の電流源の絶対
値や外付けのコンデンサの容量比等による電子素子の精
度のばらつきのため、積分型Ａ／Ｄ変換器は、例えば計
測機器に用いられるような絶対値精度まで要求すること
はできないのが現状である。具体的な例を挙げると、上
記積分型Ａ／Ｄ変換器は、上述した電子素子のばらつき
のためオフセットやゲインの変化等の現象が現れてしま
う。
Ａ／Ｄ変換器は、安価でありながら、複数の電流源の比
率を確保することによって相対的に高い精度で良好な直
線性を得ている。しかしながら、積分用の電流源の絶対
値や外付けのコンデンサの容量比等による電子素子の精
度のばらつきのため、積分型Ａ／Ｄ変換器は、例えば計
測機器に用いられるような絶対値精度まで要求すること
はできないのが現状である。具体的な例を挙げると、上
記積分型Ａ／Ｄ変換器は、上述した電子素子のばらつき
のためオフセットやゲインの変化等の現象が現れてしま
う。
【０００４】このため、積分型Ａ／Ｄ変換器は、例えば
オーディオ機器のＡ／Ｄ変換器として使用する場合に上
記オフセットを除去するためのディジタル・ハイパス・
フィルタ（Ｄｉｇｉｔａｌ Ｈｉｇｈ−Ｐａｓｓ Ｆｉ
ｌｔｅｒ：以下ディジタルＨＰＦと略す）を上記Ａ／Ｄ
変換器の出力以降に配設して用いていることが多い。こ
のディジタルＨＰＦを配設することによって上記積分型
Ａ／Ｄ変換器の出力信号に含まれる直流成分、例えば可
聴帯域外の周波数成分が遮断される。
オーディオ機器のＡ／Ｄ変換器として使用する場合に上
記オフセットを除去するためのディジタル・ハイパス・
フィルタ（Ｄｉｇｉｔａｌ Ｈｉｇｈ−Ｐａｓｓ Ｆｉ
ｌｔｅｒ：以下ディジタルＨＰＦと略す）を上記Ａ／Ｄ
変換器の出力以降に配設して用いていることが多い。こ
のディジタルＨＰＦを配設することによって上記積分型
Ａ／Ｄ変換器の出力信号に含まれる直流成分、例えば可
聴帯域外の周波数成分が遮断される。
【０００５】上記ディジタルＨＰＦは、図８の一般的な
信号の流れと共に示す基本的に２つの加算器２０１、２
０３とオフセットのレジスタ２０４及び乗算器２０２で
構成している。図８に示すディジタルＨＰＦに積分型Ａ
／Ｄ変換器からサンプリングしてディジタル値に変換さ
れたデータが、入力データとして入力端子２００を介
し、第１の加算器２０１における一端側の入力端に供給
される。この加算器２０１の他端側の入力端は、後述す
る帰還された信号が供給されている。第１の加算器２０
１の出力は、出力端子２０５を介して出力されると共
に、乗算器２０２に供給している。上述した第１の加算
器２０１の出力が、出力端子２０５からそのまま出力さ
れるデータは、高域周波数成分を通過させた信号にする
データになっている。
信号の流れと共に示す基本的に２つの加算器２０１、２
０３とオフセットのレジスタ２０４及び乗算器２０２で
構成している。図８に示すディジタルＨＰＦに積分型Ａ
／Ｄ変換器からサンプリングしてディジタル値に変換さ
れたデータが、入力データとして入力端子２００を介
し、第１の加算器２０１における一端側の入力端に供給
される。この加算器２０１の他端側の入力端は、後述す
る帰還された信号が供給されている。第１の加算器２０
１の出力は、出力端子２０５を介して出力されると共
に、乗算器２０２に供給している。上述した第１の加算
器２０１の出力が、出力端子２０５からそのまま出力さ
れるデータは、高域周波数成分を通過させた信号にする
データになっている。
【０００６】上記乗算器２０２は、予め書き込まれてい
る係数Ａと上記第１の加算器２０１の出力を乗算して第
２の加算器２０３の一端側の入力端に加算している。
る係数Ａと上記第１の加算器２０１の出力を乗算して第
２の加算器２０３の一端側の入力端に加算している。
【０００７】この第２の加算器２０３は、後述する遅延
素子であるオフセットのレジスタ２０４からの出力信号
を他端側から入力し、上記一端側の入力端からの信号と
加算して上記レジスタ２０４に供給している。ここで、
上記第２の加算器２０４と上記レジスタ２０４の出力を
帰還させる構成は、ローパス・フィルタの構成になって
いる。
素子であるオフセットのレジスタ２０４からの出力信号
を他端側から入力し、上記一端側の入力端からの信号と
加算して上記レジスタ２０４に供給している。ここで、
上記第２の加算器２０４と上記レジスタ２０４の出力を
帰還させる構成は、ローパス・フィルタの構成になって
いる。
【０００８】上記乗算器２０２の係数Ａは、オフセット
分を除去するため負の係数、例えばＡ＝−２-nをセット
しておく。
分を除去するため負の係数、例えばＡ＝−２-nをセット
しておく。
【０００９】具体的な設計上の数値を上げてみると、図
８に示す構成においてサンプリング周波数が３２ｋＨ
ｚ、上記乗算係数Ａ＝−２-10 のとき、ディジタルＨＰ
Ｆのカットオフ周波数は略々５Ｈｚになる。
８に示す構成においてサンプリング周波数が３２ｋＨ
ｚ、上記乗算係数Ａ＝−２-10 のとき、ディジタルＨＰ
Ｆのカットオフ周波数は略々５Ｈｚになる。
【００１０】従来のより具体的なディジタルＨＰＦの回
路構成について図９を参照しながら説明する。必要に応
じて図８を参照して基本的な回路構成との対応も説明す
る。先ず、入力端子２０６から１６ビットで構成した入
力データが図８に示した第１の加算器に相当する加算器
２０７の一端側に供給する。また、この加算器２０７の
他端側に後述するフリップフロップ２１１の出力Ｑを反
転した１６ビットのデータが供給されている。この加算
器２０７は、キャリー入力Ｃ０＝１に設定して加算出力
をオーバーフロー・リミッタ回路２０８に送る。
路構成について図９を参照しながら説明する。必要に応
じて図８を参照して基本的な回路構成との対応も説明す
る。先ず、入力端子２０６から１６ビットで構成した入
力データが図８に示した第１の加算器に相当する加算器
２０７の一端側に供給する。また、この加算器２０７の
他端側に後述するフリップフロップ２１１の出力Ｑを反
転した１６ビットのデータが供給されている。この加算
器２０７は、キャリー入力Ｃ０＝１に設定して加算出力
をオーバーフロー・リミッタ回路２０８に送る。
【００１１】このオーバーフロー・リミッタ回路２０８
で１６ビットのデータは、固定小数点演算における上限
を越えないように処理された１６ビットのデータが出力
端子２１２を介して出力されると共に、第２の加算器に
相当する加算器２０９の一端側の入力端に上記１６ビッ
トのデータを供給し、図８に示した乗算器２０２の機能
も有している。この回路によって出力されるデータに応
じた電流値が範囲内に収まるようにしている。
で１６ビットのデータは、固定小数点演算における上限
を越えないように処理された１６ビットのデータが出力
端子２１２を介して出力されると共に、第２の加算器に
相当する加算器２０９の一端側の入力端に上記１６ビッ
トのデータを供給し、図８に示した乗算器２０２の機能
も有している。この回路によって出力されるデータに応
じた電流値が範囲内に収まるようにしている。
【００１２】加算器２０９は、図８に示した遅延素子２
０４で供給される１クロック分出力を遅らせるフリップ
フロップ２１１から演算精度を高めるために２６ビット
からなる演算語長を他端側の入力端に入力している。と
ころで、上記加算器２０９に入力されるデータは、異な
るビット数、すなわち１６ビットと２６ビットのデータ
が入力されている。そのまま加算すると、例えば上記１
６ビットのデータが、２の補数表示で表示されたデータ
のとき、負の符号と共に、データを示す最上位ビット
が、単なるデータビットになり正確なデータの加算がで
きなくなってしまう。簡単のために４ビットで構成した
２の補数表示の場合を例に挙げると、例えば、“−８”
は“１０００”であるが、拡張して８ビットのデータと
みなしたとき、上記データ“−８”は“８”になってし
まう。
０４で供給される１クロック分出力を遅らせるフリップ
フロップ２１１から演算精度を高めるために２６ビット
からなる演算語長を他端側の入力端に入力している。と
ころで、上記加算器２０９に入力されるデータは、異な
るビット数、すなわち１６ビットと２６ビットのデータ
が入力されている。そのまま加算すると、例えば上記１
６ビットのデータが、２の補数表示で表示されたデータ
のとき、負の符号と共に、データを示す最上位ビット
が、単なるデータビットになり正確なデータの加算がで
きなくなってしまう。簡単のために４ビットで構成した
２の補数表示の場合を例に挙げると、例えば、“−８”
は“１０００”であるが、拡張して８ビットのデータと
みなしたとき、上記データ“−８”は“８”になってし
まう。
【００１３】上記１６ビットのデータを正確に２６ビッ
トのデータとして扱う必要が生じるため、上記１６ビッ
トのデータに対して２６ビットと１６ビットの差である
１０ビット分のデータを２の補数表示における符号ビッ
トも考慮して拡張しなければならない（図９に示すＳＥ
(Sign Extend) 部) 。また、この処理によって、上記１
６ビットのデータは、１０ビットのシフトダウンさせら
れることになる。
トのデータとして扱う必要が生じるため、上記１６ビッ
トのデータに対して２６ビットと１６ビットの差である
１０ビット分のデータを２の補数表示における符号ビッ
トも考慮して拡張しなければならない（図９に示すＳＥ
(Sign Extend) 部) 。また、この処理によって、上記１
６ビットのデータは、１０ビットのシフトダウンさせら
れることになる。
【００１４】このようにして加算器２０９のデータは、
共に２６ビットのデータにして加算処理をしてオーバー
フロー・リミッタ回路２１０を介してフリップフロップ
２１１に供給する。上記フリップフロップ２１１は、出
力Ｑを加算器２０９の一端側の入力端に帰還させると共
に、出力Ｑバー（INV.Q)を加算器２０７の他端側の入力
端に加算している。
共に２６ビットのデータにして加算処理をしてオーバー
フロー・リミッタ回路２１０を介してフリップフロップ
２１１に供給する。上記フリップフロップ２１１は、出
力Ｑを加算器２０９の一端側の入力端に帰還させると共
に、出力Ｑバー（INV.Q)を加算器２０７の他端側の入力
端に加算している。
【００１５】ディジタルＨＰＦは、実際このように構成
されている。
されている。
【００１６】
【発明が解決しようとする課題】ところで、積分型Ａ／
Ｄ変換器のオフセットを除去するために上述した専用の
構成からなるＨＰＦが必要である。また、オーディオ機
器に上記ＨＰＦを用いる場合、音質に影響がでないよう
に上記ＨＰＦのカットオフ周波数を下げる必要も生じ
る。このカットオフ周波数の低下を行うために時定数の
設定を長くすると、上記オフセット値が収束するまでに
要する時間が必要以上にかかってしまう。このため、上
記構成の収束時間を要するＨＰＦを例えばオーディオ機
器等に用いた場合、電源起動直後やオーディオ機器の他
のモード、例えば再生やスタンバイ等のモードから録音
モードに切り換わった直後の録音開始後において、しば
らくオフセットが残ってしまう虞れがある。これを防止
するために、上記オフセットが収束するまでいわゆるミ
ューティングした場合、録音の最初が欠落してしまう等
の問題があった。
Ｄ変換器のオフセットを除去するために上述した専用の
構成からなるＨＰＦが必要である。また、オーディオ機
器に上記ＨＰＦを用いる場合、音質に影響がでないよう
に上記ＨＰＦのカットオフ周波数を下げる必要も生じ
る。このカットオフ周波数の低下を行うために時定数の
設定を長くすると、上記オフセット値が収束するまでに
要する時間が必要以上にかかってしまう。このため、上
記構成の収束時間を要するＨＰＦを例えばオーディオ機
器等に用いた場合、電源起動直後やオーディオ機器の他
のモード、例えば再生やスタンバイ等のモードから録音
モードに切り換わった直後の録音開始後において、しば
らくオフセットが残ってしまう虞れがある。これを防止
するために、上記オフセットが収束するまでいわゆるミ
ューティングした場合、録音の最初が欠落してしまう等
の問題があった。
【００１７】本発明は、このような実情に鑑みてなされ
たものであり、例えば他のディジタル・フィルタ等のハ
ードウェアと組み合わせて容易にハードウェアの共有化
を図り、起動時の立ち上がり特性と音質の両立を図るこ
とのできる信号処理装置の提供を目的とする。
たものであり、例えば他のディジタル・フィルタ等のハ
ードウェアと組み合わせて容易にハードウェアの共有化
を図り、起動時の立ち上がり特性と音質の両立を図るこ
とのできる信号処理装置の提供を目的とする。
【００１８】
【課題を解決するための手段】本発明に係る信号処理装
置は、アナログ信号をディジタル信号に変換するＡ／Ｄ
変換手段と、上記Ａ／Ｄ変換手段のオフセットを除去す
るディジタルハイパスフィルタと、上記ディジタルハイ
パスフィルタの乗算係数を切り換える切換手段と、上記
切換手段を制御する切換制御手段とを備え、上記切換制
御手段が、過渡状態において、定常状態における上記デ
ィジタルハイパスフィルタの出力の収束速度と比べて高
速に収束させる乗算係数に切り換えるように上記切換手
段を制御することにより、上述の課題を解決する。
置は、アナログ信号をディジタル信号に変換するＡ／Ｄ
変換手段と、上記Ａ／Ｄ変換手段のオフセットを除去す
るディジタルハイパスフィルタと、上記ディジタルハイ
パスフィルタの乗算係数を切り換える切換手段と、上記
切換手段を制御する切換制御手段とを備え、上記切換制
御手段が、過渡状態において、定常状態における上記デ
ィジタルハイパスフィルタの出力の収束速度と比べて高
速に収束させる乗算係数に切り換えるように上記切換手
段を制御することにより、上述の課題を解決する。
【００１９】すなわち、本発明に係る信号処理装置は、
起動時あるいは動作開始時には、ディジタルハイパスフ
ィルタからの出力値を高速に収束させる乗算係数を用
い、その後、通常の乗算係数に切換操作する。
起動時あるいは動作開始時には、ディジタルハイパスフ
ィルタからの出力値を高速に収束させる乗算係数を用
い、その後、通常の乗算係数に切換操作する。
【００２０】また、ディジタルハイパスフィルタは、当
該ディジタルハイパスフィルタを実現するための積和演
算に用いる係数の指数部間の差分に相当するシフト操作
と組合わせて浮動小数点演算を行うことにより、所望の
演算精度を得ることができる。
該ディジタルハイパスフィルタを実現するための積和演
算に用いる係数の指数部間の差分に相当するシフト操作
と組合わせて浮動小数点演算を行うことにより、所望の
演算精度を得ることができる。
【００２１】また、本発明に係る信号処理装置は、過渡
状態において、上記Ａ／Ｄ変換手段へのアナログ入力、
あるいはディジタル出力をゼロレベルに制御する制御手
段を備えることにより、起動時のオフセット値の収束を
早めている。
状態において、上記Ａ／Ｄ変換手段へのアナログ入力、
あるいはディジタル出力をゼロレベルに制御する制御手
段を備えることにより、起動時のオフセット値の収束を
早めている。
【００２２】また、ディジタルハイパスフィルタは、当
該ディジタルハイパスフィルタを実現するための積和演
算の初期値としてオフセット値を与えることにより、オ
フセットを効率よく除去している。
該ディジタルハイパスフィルタを実現するための積和演
算の初期値としてオフセット値を与えることにより、オ
フセットを効率よく除去している。
【００２３】
【００２４】
【作用】本発明に係る信号処理装置は、過渡状態におい
て、定常状態におけるディジタルハイパスフィルタの出
力の収束速度と比べて高速に収束させる乗算係数を選択
すると共に、Ａ／Ｄ変換手段へのアナログ入力をゼロレ
ベルに制御することで、過渡状態におけるオフセットを
なくしている。また、ディジタルハイパスフィルタは、
短い演算語長の入力データであってもビットシフトさせ
て浮動小数点演算と同じ演算語長にして演算精度の向上
を図っている。
て、定常状態におけるディジタルハイパスフィルタの出
力の収束速度と比べて高速に収束させる乗算係数を選択
すると共に、Ａ／Ｄ変換手段へのアナログ入力をゼロレ
ベルに制御することで、過渡状態におけるオフセットを
なくしている。また、ディジタルハイパスフィルタは、
短い演算語長の入力データであってもビットシフトさせ
て浮動小数点演算と同じ演算語長にして演算精度の向上
を図っている。
【００２５】
【実施例】以下、本発明に係る一実施例について、図面
を参照しながら説明する。
を参照しながら説明する。
【００２６】本実施例は、ディジタル・オーディオ・テ
ープレコーダ（ＤＡＴ）のオーバーサンプリングＡ／Ｄ
変換器の後段に用いるハイパス・フィルタをディジタル
・フィルタ装置を用いて構成した例について示してい
る。上記ハイパス・フィルタは、主に、上記ディジタル
・フィルタの一タイプであるＦＩＲ（有限インパルス応
答）フィルタによるローパス・フィルタ部と遅延素子及
びオーバー・リミッタ回路で構成している（後述する図
５を参照）。
ープレコーダ（ＤＡＴ）のオーバーサンプリングＡ／Ｄ
変換器の後段に用いるハイパス・フィルタをディジタル
・フィルタ装置を用いて構成した例について示してい
る。上記ハイパス・フィルタは、主に、上記ディジタル
・フィルタの一タイプであるＦＩＲ（有限インパルス応
答）フィルタによるローパス・フィルタ部と遅延素子及
びオーバー・リミッタ回路で構成している（後述する図
５を参照）。
【００２７】図１及び図２は、本発明の一実施例となる
ディジタルフィルタ装置の概略的なハードウェア構成を
示すブロック図であり、図１はデータを取り扱う部分
を、図２はコントロール（制御）信号を取り扱う部分を
それぞれ示している。また、図３は、図２に示すコント
ロール部分の要部の具体的な回路構成の一例を示すブロ
ック回路図であり、図４は、補間型ディジタルＬＰＦに
おけるインパルス応答の各係数値の関係を示す図であ
る。図５は、図４に示した係数を用いて積和演算を行っ
たディジタルフィルタ装置のシグナルフローを説明する
概略的なブロック図である。図６及び図７は、ディジタ
ルフィルタ装置の動作を説明するタイミングチャートで
あり、必要に応じて上記図１〜図５を参照しながら説明
する。
ディジタルフィルタ装置の概略的なハードウェア構成を
示すブロック図であり、図１はデータを取り扱う部分
を、図２はコントロール（制御）信号を取り扱う部分を
それぞれ示している。また、図３は、図２に示すコント
ロール部分の要部の具体的な回路構成の一例を示すブロ
ック回路図であり、図４は、補間型ディジタルＬＰＦに
おけるインパルス応答の各係数値の関係を示す図であ
る。図５は、図４に示した係数を用いて積和演算を行っ
たディジタルフィルタ装置のシグナルフローを説明する
概略的なブロック図である。図６及び図７は、ディジタ
ルフィルタ装置の動作を説明するタイミングチャートで
あり、必要に応じて上記図１〜図５を参照しながら説明
する。
【００２８】このディジタルフィルタ装置は、電子機器
に用いられるディジタルフィルタ装置において、上記デ
ィジタルフィルタからの出力値の収束を左右する複数の
時定数を切り換える切換手段であるＡＮＤ回路１８０と
係数マルチプレクサ１７２を用いて時定数の切換制御を
行っている。また、実際に他のディジタルフィルタとし
て後述するディジタルＬＰＦ１８３（図５を参照）を用
いて回路の共有化を図っている。このディジタルフィル
タ装置は、上記ＡＮＤ回路１８０と係数マルチプレクサ
１７２で構成する切換手段を構成することにより、電子
機器の動作時の状態に応じた制御を行い、立ち上がり特
性と音質の改善を両立させるものである。
に用いられるディジタルフィルタ装置において、上記デ
ィジタルフィルタからの出力値の収束を左右する複数の
時定数を切り換える切換手段であるＡＮＤ回路１８０と
係数マルチプレクサ１７２を用いて時定数の切換制御を
行っている。また、実際に他のディジタルフィルタとし
て後述するディジタルＬＰＦ１８３（図５を参照）を用
いて回路の共有化を図っている。このディジタルフィル
タ装置は、上記ＡＮＤ回路１８０と係数マルチプレクサ
１７２で構成する切換手段を構成することにより、電子
機器の動作時の状態に応じた制御を行い、立ち上がり特
性と音質の改善を両立させるものである。
【００２９】本実施例は、複数の時定数を例えば起動時
（動作開始時）の過渡状態から定常状態への切り換え時
点で切り換えている。ディジタルフィルタ装置からの出
力値の収束を左右する時定数の切換選択の構成について
以下の図１及び図２を用いて説明する。
（動作開始時）の過渡状態から定常状態への切り換え時
点で切り換えている。ディジタルフィルタ装置からの出
力値の収束を左右する時定数の切換選択の構成について
以下の図１及び図２を用いて説明する。
【００３０】先ず、図１に示すデータ部分は、入出力回
路及びマイクロプログラムで動くＡＬＵ（算術論理演算
ユニット）とデータＲＡＭから成っており、基本的には
スロット・クロック単位で処理される。この図１中のブ
ロックに供給される各制御信号の内、ＯＥは出力（アウ
トプット）イネーブルを、ＬＥはラッチ・イネーブル
を、ＲＤは読み出し（リード）を、ＷＲは書き込み（ラ
イト）を、ＣＬＲはクリアを、ＳＥＬはセレクトをそれ
ぞれ示している。
路及びマイクロプログラムで動くＡＬＵ（算術論理演算
ユニット）とデータＲＡＭから成っており、基本的には
スロット・クロック単位で処理される。この図１中のブ
ロックに供給される各制御信号の内、ＯＥは出力（アウ
トプット）イネーブルを、ＬＥはラッチ・イネーブル
を、ＲＤは読み出し（リード）を、ＷＲは書き込み（ラ
イト）を、ＣＬＲはクリアを、ＳＥＬはセレクトをそれ
ぞれ示している。
【００３１】入出力端子１０１には、ディジタル・オー
ディオ・データに対してエラー訂正符号化／復号化処理
を行うためのエンコーダ／デコーダ部、いわゆるコーデ
ックが接続されている。コーデック・バッファ１０２
は、入出力端子１０１に接続される上記コーデックとの
間でデータの送受を行うと共に、ＳＲバス１１０との間
でデータの送受を行う。ＳＲバス１１０にはシフトレジ
スタ１０３が接続され、このシフトレジスタ１０３は、
入出力端子１０４を介して、Ａ／Ｄ変換器（または、Ｄ
／Ａ変換器）に接続されている。
ディオ・データに対してエラー訂正符号化／復号化処理
を行うためのエンコーダ／デコーダ部、いわゆるコーデ
ックが接続されている。コーデック・バッファ１０２
は、入出力端子１０１に接続される上記コーデックとの
間でデータの送受を行うと共に、ＳＲバス１１０との間
でデータの送受を行う。ＳＲバス１１０にはシフトレジ
スタ１０３が接続され、このシフトレジスタ１０３は、
入出力端子１０４を介して、Ａ／Ｄ変換器（または、Ｄ
／Ａ変換器）に接続されている。
【００３２】ＤＡＴの録音時には、Ａ／Ｄ変換器から入
出力端子１０４を介してオーディオ・シリアル・データ
がシフトレジスタ１０３に入力されてパラレル・データ
に変換される。このシフトレジスタ１０３からのパラレ
ル・データは、ＳＲバス１１０を通って固定のタイミン
グで入力ラッチ１１１に取り込まれる。また、信号の流
れについて図示していないがＤＡＴの再生時には、上記
コーデックからのエラー訂正復号化処理されたデータ
が、コーデック・バッファ１０２を介しＳＲバス１１０
を介して入力ラッチ１１に送られて取り込まれる。
出力端子１０４を介してオーディオ・シリアル・データ
がシフトレジスタ１０３に入力されてパラレル・データ
に変換される。このシフトレジスタ１０３からのパラレ
ル・データは、ＳＲバス１１０を通って固定のタイミン
グで入力ラッチ１１１に取り込まれる。また、信号の流
れについて図示していないがＤＡＴの再生時には、上記
コーデックからのエラー訂正復号化処理されたデータ
が、コーデック・バッファ１０２を介しＳＲバス１１０
を介して入力ラッチ１１に送られて取り込まれる。
【００３３】入力ラッチ１１１に取り込まれたデータ
は、ＤＦバス１２０に送られ、マイクロプログラムによ
るタイミングでデータＲＡＭ１１３に書き込まれる。こ
のデータＲＡＭ１１３は、端子１１４からのデータＲＡ
Ｍアドレス(ADRS)によりアクセスされる。ＤＦバス１２
０に出されたデータは、レジスタのラッチ・イネーブル
信号 REG・ LEによって入力レジスタ１２１に取り込むこ
とができる。
は、ＤＦバス１２０に送られ、マイクロプログラムによ
るタイミングでデータＲＡＭ１１３に書き込まれる。こ
のデータＲＡＭ１１３は、端子１１４からのデータＲＡ
Ｍアドレス(ADRS)によりアクセスされる。ＤＦバス１２
０に出されたデータは、レジスタのラッチ・イネーブル
信号 REG・ LEによって入力レジスタ１２１に取り込むこ
とができる。
【００３４】このディジタル・フィルタでは、対称係数
のＦＩＲ演算において、予め同じ係数に対するデータの
和を前置加算器（プリアダー）１２２で求めてから係数
との乗算を行えるようになっている。前置加算器１２２
には、マルチプレクサ１２３で選択された出力ｘと、マ
ルチプレクサ１２４で選択された出力ｙとが供給され
て、これらが加算される。マルチプレクサ１２３は、入
力レジスタ１２１からの出力、データＲＡＭ１１３から
ＤＦバス１２０を介した出力、アキュームレータ１３０
からの出力、及びオール０の内から選んで切り換え、出
力ｘとして取り出すことができる。この選択制御信号を
SEL・x とする。マルチプレクサ１２４は、入力レジス
タ１２１からの出力、データＲＡＭ１１３からＤＦバス
１２０を介した出力及びオール０から選んで切り換える
ことができる。この選択制御信号をSEL・y とし、出力
をｙとする。
のＦＩＲ演算において、予め同じ係数に対するデータの
和を前置加算器（プリアダー）１２２で求めてから係数
との乗算を行えるようになっている。前置加算器１２２
には、マルチプレクサ１２３で選択された出力ｘと、マ
ルチプレクサ１２４で選択された出力ｙとが供給され
て、これらが加算される。マルチプレクサ１２３は、入
力レジスタ１２１からの出力、データＲＡＭ１１３から
ＤＦバス１２０を介した出力、アキュームレータ１３０
からの出力、及びオール０の内から選んで切り換え、出
力ｘとして取り出すことができる。この選択制御信号を
SEL・x とする。マルチプレクサ１２４は、入力レジス
タ１２１からの出力、データＲＡＭ１１３からＤＦバス
１２０を介した出力及びオール０から選んで切り換える
ことができる。この選択制御信号をSEL・y とし、出力
をｙとする。
【００３５】前置加算器１２２からの加算出力は、オー
バーフロー・リミッタ１２５と、乗算器１３１のＡレジ
スタA-Reg とにそれぞれ送られる。ＡレジスタA-Reg に
は１ビットだけシフトダウンされて、すなわち１／２に
されて入力される。オーバーフロー・リミッタ１２５か
らの出力は、オフセットラッチ１３４の上位ビットに書
き込まれると共に、ＡＬＵバッファ１２６を介してＤＦ
バス１２０に出力され、データＲＡＭ１１３や出力ラッ
チ１１２に書き込まれる。
バーフロー・リミッタ１２５と、乗算器１３１のＡレジ
スタA-Reg とにそれぞれ送られる。ＡレジスタA-Reg に
は１ビットだけシフトダウンされて、すなわち１／２に
されて入力される。オーバーフロー・リミッタ１２５か
らの出力は、オフセットラッチ１３４の上位ビットに書
き込まれると共に、ＡＬＵバッファ１２６を介してＤＦ
バス１２０に出力され、データＲＡＭ１１３や出力ラッ
チ１１２に書き込まれる。
【００３６】また、オーバーフロー・リミッタ１２５か
らの出力は、オフセットラッチ１３４の下位ビットにア
キュームレータ１３０に対応するビットが書き込まれ
る。すなわちオーバーフローが発生してクリップさせら
れたとき、元々正しい値ではないので下位ビットはその
ままにしておく。
らの出力は、オフセットラッチ１３４の下位ビットにア
キュームレータ１３０に対応するビットが書き込まれ
る。すなわちオーバーフローが発生してクリップさせら
れたとき、元々正しい値ではないので下位ビットはその
ままにしておく。
【００３７】ＤＡＴの録音時には、出力ラッチ１１２か
らのデータ出力は、ＳＲバス１１０を介し、コーデック
・バッファ１０２を介して、上記コーデックに送られ
る。また、再生時には、出力ラッチ１１２からのデータ
出力は、シフトレジスタ１０３に送られてシリアル／パ
ラレル変換され、最上位ビット（ＭＳＢ）ファーストで
上記Ｄ／Ａ変換器に送られる。
らのデータ出力は、ＳＲバス１１０を介し、コーデック
・バッファ１０２を介して、上記コーデックに送られ
る。また、再生時には、出力ラッチ１１２からのデータ
出力は、シフトレジスタ１０３に送られてシリアル／パ
ラレル変換され、最上位ビット（ＭＳＢ）ファーストで
上記Ｄ／Ａ変換器に送られる。
【００３８】上記乗算器１３１のＢレジスタB-Reg に
は、係数COEFが入力される。乗算器１３１のＡ、Ｂ各レ
ジスタA-Reg 、B-Reg には、上記スロット・クロックの
２倍の周期の乗算クロック MPY・CKが与えられ、取り込
まれた内容を乗算した結果がアキュムレータ加算器１３
２に送られる。この乗算器１３１は、乗算イネーブル信
号 MPY・ENによってデータ取り込みを禁止することもで
きる。アキュムレータ加算器１３２のもう一方の入力端
子には、カスケード・マルチプレクサ１３３からの出力
が供給される。カスケード・マルチプレクサ１３３は、
アキュムレータ１３０からの出力とオフセットラッチ１
３４の出力とクリア状態のオール０とを選択できる。ア
キュムレータ加算器１３２からの加算出力は、シフタ１
３５で１ビットだけシフト・アップ又はシフト・ダウン
されてから、アキュムレータ１３０に入力され、上述し
た乗算器１３１の各レジスタA-Reg 、B-Reg と同じ乗算
クロック MPY・CKで取り込まれる。アキュムレータ１３
０は、例えばアキュムレータ・イネーブル信号Acc・EN
等の制御信号を用いてデータの取り込みを禁止すること
もできる。
は、係数COEFが入力される。乗算器１３１のＡ、Ｂ各レ
ジスタA-Reg 、B-Reg には、上記スロット・クロックの
２倍の周期の乗算クロック MPY・CKが与えられ、取り込
まれた内容を乗算した結果がアキュムレータ加算器１３
２に送られる。この乗算器１３１は、乗算イネーブル信
号 MPY・ENによってデータ取り込みを禁止することもで
きる。アキュムレータ加算器１３２のもう一方の入力端
子には、カスケード・マルチプレクサ１３３からの出力
が供給される。カスケード・マルチプレクサ１３３は、
アキュムレータ１３０からの出力とオフセットラッチ１
３４の出力とクリア状態のオール０とを選択できる。ア
キュムレータ加算器１３２からの加算出力は、シフタ１
３５で１ビットだけシフト・アップ又はシフト・ダウン
されてから、アキュムレータ１３０に入力され、上述し
た乗算器１３１の各レジスタA-Reg 、B-Reg と同じ乗算
クロック MPY・CKで取り込まれる。アキュムレータ１３
０は、例えばアキュムレータ・イネーブル信号Acc・EN
等の制御信号を用いてデータの取り込みを禁止すること
もできる。
【００３９】このディジタル・フィルタでは、係数だけ
浮動小数点表現し、指数部の差分が１または０になるよ
うに仮数部を調整して、その指数部差分をシフト・ダウ
ンに与えることにより、疑似的に浮動小数点乗算を行う
ようにしている。
浮動小数点表現し、指数部の差分が１または０になるよ
うに仮数部を調整して、その指数部差分をシフト・ダウ
ンに与えることにより、疑似的に浮動小数点乗算を行う
ようにしている。
【００４０】次に、図２は、上記ハードウェアの内のコ
ントロール信号を取り扱う部分を示している。このコン
トロール部分では、乗算器の係数(COEF)、データＲＡＭ
のアドレス(ADRS)、及び上記ＡＬＵ（算術論理演算ユニ
ット）部への各種コントロール信号を生成する。また、
図３は、この図２に示すコントロール部分の要部の具体
的な構成例を示している。
ントロール信号を取り扱う部分を示している。このコン
トロール部分では、乗算器の係数(COEF)、データＲＡＭ
のアドレス(ADRS)、及び上記ＡＬＵ（算術論理演算ユニ
ット）部への各種コントロール信号を生成する。また、
図３は、この図２に示すコントロール部分の要部の具体
的な構成例を示している。
【００４１】これらの図２及び図３において、マイクロ
プログラムは、係数ＲＡＭ１５１、アドレスＲＡＭ１５
２、及びオペレーションＲＡＭ１５３にそれぞれの内容
が格納されるようになっており、これらのＲＡＭ１５
１、１５２、１５３のアドレスは、スロット・カウンタ
１５５からのカウンタ出力により与えられる。これらの
ＲＡＭ１５１、１５２、１５３へのマイクロ・プログラ
ムの各内容は、外部から転送されて格納される。
プログラムは、係数ＲＡＭ１５１、アドレスＲＡＭ１５
２、及びオペレーションＲＡＭ１５３にそれぞれの内容
が格納されるようになっており、これらのＲＡＭ１５
１、１５２、１５３のアドレスは、スロット・カウンタ
１５５からのカウンタ出力により与えられる。これらの
ＲＡＭ１５１、１５２、１５３へのマイクロ・プログラ
ムの各内容は、外部から転送されて格納される。
【００４２】スロット・カウンタ１５５は、上記スロッ
ト・クロックをカウントして歩進する例えば５ビットの
カウンタであり、周波数ｆｓのサンプリング周期内で、
１ワード当たり３２スロットで１周する。係数ＲＡＭ１
５１の係数は、スロット・クロックの２倍の周期の上記
乗算クロック MPY・CKにより、１ワード当たり１６回ア
クセスされるので、係数ＲＡＭ１５１にはスロット・カ
ウンタ１５５からの出力の最下位ビット（ＬＳＢ）を除
いた４ビットを与える。
ト・クロックをカウントして歩進する例えば５ビットの
カウンタであり、周波数ｆｓのサンプリング周期内で、
１ワード当たり３２スロットで１周する。係数ＲＡＭ１
５１の係数は、スロット・クロックの２倍の周期の上記
乗算クロック MPY・CKにより、１ワード当たり１６回ア
クセスされるので、係数ＲＡＭ１５１にはスロット・カ
ウンタ１５５からの出力の最下位ビット（ＬＳＢ）を除
いた４ビットを与える。
【００４３】このディジタルフィルタ装置においては、
１ワードの内、ハードウェア・ロジック回路によるＦＩ
Ｒ処理は１６スロット分とし、メモリ（ＲＡＭ）からの
マイクロプログラムによる残りのＦＩＲ処理や他のＦＩ
Ｒ以外の処理も１６スロット分としている。
１ワードの内、ハードウェア・ロジック回路によるＦＩ
Ｒ処理は１６スロット分とし、メモリ（ＲＡＭ）からの
マイクロプログラムによる残りのＦＩＲ処理や他のＦＩ
Ｒ以外の処理も１６スロット分としている。
【００４４】スロット・カウンタ１５５からアドレスＲ
ＡＭ１５２とオペレーションＲＡＭ１５３とに与えられ
るアドレスは、５ビットのカウンタ出力（ＱA 〜ＱE ）
の内のそれぞれ下位４ビット（ＱA 〜ＱD ）となってお
り、これらのＲＡＭ１５２、１５３の記憶容量はそれぞ
れ１６スロット分しかなく、１ワード（１サンプリング
周期）の間に２周する。ＦＩＲ処理の内の上記ハードウ
ェア・ロジック回路による処理を行っている間は、アド
レスＲＡＭ１５２とオペレーションＲＡＭ１５３とはい
ずれもアクセスが禁止され、スロット・カウンタ１５５
が１６クロック分進んで同じ４ビットＲＡＭアドレスに
戻ってくるとアクセスを再開されるようになっている。
これにより、ＲＡＭ１５２、１５３の消費電力の低減を
図っている。
ＡＭ１５２とオペレーションＲＡＭ１５３とに与えられ
るアドレスは、５ビットのカウンタ出力（ＱA 〜ＱE ）
の内のそれぞれ下位４ビット（ＱA 〜ＱD ）となってお
り、これらのＲＡＭ１５２、１５３の記憶容量はそれぞ
れ１６スロット分しかなく、１ワード（１サンプリング
周期）の間に２周する。ＦＩＲ処理の内の上記ハードウ
ェア・ロジック回路による処理を行っている間は、アド
レスＲＡＭ１５２とオペレーションＲＡＭ１５３とはい
ずれもアクセスが禁止され、スロット・カウンタ１５５
が１６クロック分進んで同じ４ビットＲＡＭアドレスに
戻ってくるとアクセスを再開されるようになっている。
これにより、ＲＡＭ１５２、１５３の消費電力の低減を
図っている。
【００４５】ＦＩＲアドレス生成回路１５６にはＦＩＲ
カウンタが設けられており、オペレーション・デコーダ
１７０からのスタート信号 FIR・Stをトリガとして、上
記スロット・クロックをカウンタし始める。この時点か
ら１６クロックの間、ディジタル演算のアドレスとオペ
レーションとは、ＲＡＭ１５２、１５３からではなくロ
ジック回路、すなわちＦＩＲアドレス生成回路１５６及
びＦＩＲオペレーション生成回路１５７で生成される。
１６クロック後は、再びＲＡＭ１５２、１５３からのマ
イクロプログラムによる処理に戻る。
カウンタが設けられており、オペレーション・デコーダ
１７０からのスタート信号 FIR・Stをトリガとして、上
記スロット・クロックをカウンタし始める。この時点か
ら１６クロックの間、ディジタル演算のアドレスとオペ
レーションとは、ＲＡＭ１５２、１５３からではなくロ
ジック回路、すなわちＦＩＲアドレス生成回路１５６及
びＦＩＲオペレーション生成回路１５７で生成される。
１６クロック後は、再びＲＡＭ１５２、１５３からのマ
イクロプログラムによる処理に戻る。
【００４６】アドレスＲＡＭ１５２からのアドレス出力
は、アドレス保持ラッチ１５４を介してオフセット加算
器１７６に送られ、このオフセット加算器１７６にてＦ
ＩＲアドレス生成回路１５６からのアドレス出力と加算
される。オフセット加算器１７６からの加算出力は、加
算器１７８に送られ、ベースアドレス・カウンタ１７７
からのカウンタ出力と加算され、アドレス・フリップフ
ロップ１７９を介して上記データＲＡＭ１１３のアドレ
ス出力(ADRS)として取り出される。オペレーションＲＡ
Ｍ１５３からのオペレーション出力は、ＦＩＲオペレー
ション生成回路１５７を介してオペレーション・デコー
ダ１７０に送られ、オペレーション・デコーダ１７０で
は上記ＡＬＵの各コントロール信号に条件デコードす
る。
は、アドレス保持ラッチ１５４を介してオフセット加算
器１７６に送られ、このオフセット加算器１７６にてＦ
ＩＲアドレス生成回路１５６からのアドレス出力と加算
される。オフセット加算器１７６からの加算出力は、加
算器１７８に送られ、ベースアドレス・カウンタ１７７
からのカウンタ出力と加算され、アドレス・フリップフ
ロップ１７９を介して上記データＲＡＭ１１３のアドレ
ス出力(ADRS)として取り出される。オペレーションＲＡ
Ｍ１５３からのオペレーション出力は、ＦＩＲオペレー
ション生成回路１５７を介してオペレーション・デコー
ダ１７０に送られ、オペレーション・デコーダ１７０で
は上記ＡＬＵの各コントロール信号に条件デコードす
る。
【００４７】オペレーション・デコーダ１７０は、上述
した条件デコードを行うと共に、システムコントローラ
等で設定されたディジタルフィルタ装置の定常状態を示
す制御信号HPF をレベル“Ｈ”でＡＮＤ回路１８０の一
端に出力している。このＡＮＤ回路１８０の他端には、
ディジタルフィルタ装置の出力を高速に収束させる状態
を示す制御信号HPF FASTが供給されている。ディジタル
フィルタ装置を高速に収束させる場合、上記制御信号HP
F FASTは、レベル“Ｌ”にする。ＡＮＤ回路１８０の出
力は、係数マルチプレクサ１７２に供給している。係数
マルチプレクサ１７２は、この供給されるレベルに応じ
て出力するＦＩＲ処理に用いる乗算係数COEFを切り換え
ている。
した条件デコードを行うと共に、システムコントローラ
等で設定されたディジタルフィルタ装置の定常状態を示
す制御信号HPF をレベル“Ｈ”でＡＮＤ回路１８０の一
端に出力している。このＡＮＤ回路１８０の他端には、
ディジタルフィルタ装置の出力を高速に収束させる状態
を示す制御信号HPF FASTが供給されている。ディジタル
フィルタ装置を高速に収束させる場合、上記制御信号HP
F FASTは、レベル“Ｌ”にする。ＡＮＤ回路１８０の出
力は、係数マルチプレクサ１７２に供給している。係数
マルチプレクサ１７２は、この供給されるレベルに応じ
て出力するＦＩＲ処理に用いる乗算係数COEFを切り換え
ている。
【００４８】上記スロット・カウンタ１５５の５ビット
のカウンタ出力（ＱA 〜ＱE ）の内の最下位ビット（Ｌ
ＳＢ、図３ではＱA ）を除いた上位４ビット（ＱB 〜Ｑ
E ）によりアクセスされる係数ＲＡＭ１５１からの係数
出力は、例えば−１／８という値を入れておき、係数マ
ルチプレクサ１７２に送られてＦＩＲアドレス生成回路
１５６からの出力と、定常状態の固定の係数−１／１２
８を出力する固定係数出力回路１８７との間で切換選択
され、乗算係数(COEF)として上記乗算器１３１のＢレジ
スタB-Reg に送られる。
のカウンタ出力（ＱA 〜ＱE ）の内の最下位ビット（Ｌ
ＳＢ、図３ではＱA ）を除いた上位４ビット（ＱB 〜Ｑ
E ）によりアクセスされる係数ＲＡＭ１５１からの係数
出力は、例えば−１／８という値を入れておき、係数マ
ルチプレクサ１７２に送られてＦＩＲアドレス生成回路
１５６からの出力と、定常状態の固定の係数−１／１２
８を出力する固定係数出力回路１８７との間で切換選択
され、乗算係数(COEF)として上記乗算器１３１のＢレジ
スタB-Reg に送られる。
【００４９】係数マルチプレクサ１７２は、上記ＡＮＤ
回路１８０からの制御信号により定常状態において乗算
係数を固定係数出力回路１８７から供給される係数−１
／１２８を出力し、高速収束処理するとき係数ＲＡＭ１
５１からの係数−１／８を出力する。これによって、デ
ィジタルフィルタ装置は、高速収束処理時に定常状態よ
り１６倍早くオフセット値を収束させることができる。
このとき、例えばディジタルフィルタ装置のカットオフ
周波数は定常状態において約５Ｈｚであるのに対して高
速収束処理では８０Ｈｚになる。
回路１８０からの制御信号により定常状態において乗算
係数を固定係数出力回路１８７から供給される係数−１
／１２８を出力し、高速収束処理するとき係数ＲＡＭ１
５１からの係数−１／８を出力する。これによって、デ
ィジタルフィルタ装置は、高速収束処理時に定常状態よ
り１６倍早くオフセット値を収束させることができる。
このとき、例えばディジタルフィルタ装置のカットオフ
周波数は定常状態において約５Ｈｚであるのに対して高
速収束処理では８０Ｈｚになる。
【００５０】このようにＡＮＤ回路１８０と係数マルチ
プレクサ１７２で構成して切換操作することによって、
例えば起動時、あるいは動作開始時には、ディジタル・
ハイパス・フィルタからの出力値を高速に収束させる時
定数と通常の時定数とを容易に切り換えることができ
る。
プレクサ１７２で構成して切換操作することによって、
例えば起動時、あるいは動作開始時には、ディジタル・
ハイパス・フィルタからの出力値を高速に収束させる時
定数と通常の時定数とを容易に切り換えることができ
る。
【００５１】また、この高速収束処理の期間にＡ／Ｄ変
換器のアナログ入力をいわゆるミュートしておくと、さ
らにオフセット値を素早く収束させることができる。こ
のアナログ入力信号のミュート処理とは独立にディジタ
ル出力をミュートしてもよい。このようなＡ／Ｄ変換器
のオフセットを除去するためのディジタルハイパスフィ
ルタであって、フィルタを実現するための積和演算の初
期値としてオフセット値を与えることで所望の時定数で
のオフセットを効率よく除去することができる。すなわ
ち、上記初期値は、予め想定されるオフセット値を設定
してもよい。
換器のアナログ入力をいわゆるミュートしておくと、さ
らにオフセット値を素早く収束させることができる。こ
のアナログ入力信号のミュート処理とは独立にディジタ
ル出力をミュートしてもよい。このようなＡ／Ｄ変換器
のオフセットを除去するためのディジタルハイパスフィ
ルタであって、フィルタを実現するための積和演算の初
期値としてオフセット値を与えることで所望の時定数で
のオフセットを効率よく除去することができる。すなわ
ち、上記初期値は、予め想定されるオフセット値を設定
してもよい。
【００５２】ただし、図３において上記ＡＮＤ回路１８
０と係数マルチプレクサ１７２の回路構成については、
省略した図になっている。
０と係数マルチプレクサ１７２の回路構成については、
省略した図になっている。
【００５３】ここで、このＦＩＲディジタル・フィルタ
では、対称係数のＦＩＲ演算において、予め同じ係数に
対するデータの和を求めてから係数との乗算を行うため
に、係数の外側から内側へ向かって２個ずつ順にアクセ
スするようなアドレスを生成している。
では、対称係数のＦＩＲ演算において、予め同じ係数に
対するデータの和を求めてから係数との乗算を行うため
に、係数の外側から内側へ向かって２個ずつ順にアクセ
スするようなアドレスを生成している。
【００５４】すなわち、例えば補間型ディジタルＬＰＦ
の場合、そのインパルス応答は図４のようになることか
ら、各係数（・・・、Ｃ−２、Ｃ−１、Ｃ０、Ｃ１、Ｃ
２、・・・）を見ると、０次の係数Ｃ０を中心として正
負両側に対称となっており、その次数が高くなるほど絶
対値が小さく、０次の係数Ｃ０（＝１）を除く偶数次の
係数Ｃ２（＝Ｃ−２）、Ｃ４（＝Ｃ−４）等はいずれも
０となっている。また、奇数次の各係数は、例えば３８
次の場合のＣ１９（＝Ｃ−１９）までで、 Ｃ１（＝Ｃ−１）≒ ０．６３２８ Ｃ３（＝Ｃ−３）≒−０．２０３１ Ｃ５（＝Ｃ−５）≒ ０．１１５２ Ｃ７（＝Ｃ−７）≒−０．０７５２０ Ｃ９（＝Ｃ−９）≒ ０．０５０７８ Ｃ１１（＝Ｃ−１１）≒−０．０３５１６ Ｃ１３（＝Ｃ−１３）≒ ０．０２３９３ Ｃ１５（＝Ｃ−１５）≒−０．０１５８７ Ｃ１７（＝Ｃ−１７）≒ ０．００９８８８ Ｃ１９（＝Ｃ−１９）≒−０．００８０５７ となっている。
の場合、そのインパルス応答は図４のようになることか
ら、各係数（・・・、Ｃ−２、Ｃ−１、Ｃ０、Ｃ１、Ｃ
２、・・・）を見ると、０次の係数Ｃ０を中心として正
負両側に対称となっており、その次数が高くなるほど絶
対値が小さく、０次の係数Ｃ０（＝１）を除く偶数次の
係数Ｃ２（＝Ｃ−２）、Ｃ４（＝Ｃ−４）等はいずれも
０となっている。また、奇数次の各係数は、例えば３８
次の場合のＣ１９（＝Ｃ−１９）までで、 Ｃ１（＝Ｃ−１）≒ ０．６３２８ Ｃ３（＝Ｃ−３）≒−０．２０３１ Ｃ５（＝Ｃ−５）≒ ０．１１５２ Ｃ７（＝Ｃ−７）≒−０．０７５２０ Ｃ９（＝Ｃ−９）≒ ０．０５０７８ Ｃ１１（＝Ｃ−１１）≒−０．０３５１６ Ｃ１３（＝Ｃ−１３）≒ ０．０２３９３ Ｃ１５（＝Ｃ−１５）≒−０．０１５８７ Ｃ１７（＝Ｃ−１７）≒ ０．００９８８８ Ｃ１９（＝Ｃ−１９）≒−０．００８０５７ となっている。
【００５５】これらの奇数次の各係数は、仮数部を８ビ
ットで、隣合う係数の指数部間の差分を０又は１となる
ような浮動小数点形式で表すと、 Ｃ1 （＝Ｃ-1） ：０１０１０００１ 〔 ×２-7 〕 Ｃ3 （＝Ｃ-3） ：１１００１１００ 〔 ×２-8 〕 Ｃ5 （＝Ｃ-5） ：００１１１０１１ 〔 ×２-9 〕 Ｃ7 （＝Ｃ-7） ：１０１１００１１ 〔 ×２-10 〕 Ｃ9 （＝Ｃ-9） ：０１１０１０００ 〔 ×２-11 〕 Ｃ11（＝Ｃ-11 ）：１０１１１０００ 〔 ×２-11 〕 Ｃ13（＝Ｃ-13 ）：０１１０００１０ 〔 ×２-12 〕 Ｃ15（＝Ｃ-15 ）：１０１１１１１１ 〔 ×２-12 〕 Ｃ17（＝Ｃ-17 ）：０１０１０００１ 〔 ×２-13 〕 Ｃ19（＝Ｃ-19 ）：１０１１１１１０ 〔 ×２-13 〕 となる。ここで「０１０１０００１」等の係数の仮数部
の２進数表示値を示し、〔 〕内が係数の指数部に対応
して２の巾乗表示した値を示している。
ットで、隣合う係数の指数部間の差分を０又は１となる
ような浮動小数点形式で表すと、 Ｃ1 （＝Ｃ-1） ：０１０１０００１ 〔 ×２-7 〕 Ｃ3 （＝Ｃ-3） ：１１００１１００ 〔 ×２-8 〕 Ｃ5 （＝Ｃ-5） ：００１１１０１１ 〔 ×２-9 〕 Ｃ7 （＝Ｃ-7） ：１０１１００１１ 〔 ×２-10 〕 Ｃ9 （＝Ｃ-9） ：０１１０１０００ 〔 ×２-11 〕 Ｃ11（＝Ｃ-11 ）：１０１１１０００ 〔 ×２-11 〕 Ｃ13（＝Ｃ-13 ）：０１１０００１０ 〔 ×２-12 〕 Ｃ15（＝Ｃ-15 ）：１０１１１１１１ 〔 ×２-12 〕 Ｃ17（＝Ｃ-17 ）：０１０１０００１ 〔 ×２-13 〕 Ｃ19（＝Ｃ-19 ）：１０１１１１１０ 〔 ×２-13 〕 となる。ここで「０１０１０００１」等の係数の仮数部
の２進数表示値を示し、〔 〕内が係数の指数部に対応
して２の巾乗表示した値を示している。
【００５６】ここで、係数の両端近傍（高次部分）では
演算結果に与える影響が少なくなる点、及びロジック回
路で生成し易くする点を考慮して、指数部の差を３に制
限した係数の一例を、Ｃ19から順に正側のみ示す。 Ｃ19： １１１１０１１１（Ｆ７Ｈ） 〔 ×２-10 〕 Ｃ17： ００００１０１０（０ＡＨ） 〔 ×２-10 〕 Ｃ15： １１１０１１１１（ＥＦＨ） 〔 ×２-10 〕 Ｃ13： ０００１１０００（１８Ｈ） 〔 ×２-10 〕 Ｃ11： １１０１１１００（ＤＣＨ） 〔 ×２-10 〕 Ｃ9 ： ００１１０１００（３４Ｈ） 〔 ×２-10 〕 Ｃ7 ： １０１１００１１（Ｂ３Ｈ） 〔 ×２-10 〕 Ｃ5 ： ００１１１０１１（３ＢＨ） 〔 ×２-9 〕 Ｃ3 ： １１００１１００（ＣＣＨ） 〔 ×２-8 〕 Ｃ1 ： ０１０１０００１（５１Ｈ） 〔 ×２-7 〕 ここで、（Ｆ７Ｈ）等は、仮数部の１６進表示値を示
す。
演算結果に与える影響が少なくなる点、及びロジック回
路で生成し易くする点を考慮して、指数部の差を３に制
限した係数の一例を、Ｃ19から順に正側のみ示す。 Ｃ19： １１１１０１１１（Ｆ７Ｈ） 〔 ×２-10 〕 Ｃ17： ００００１０１０（０ＡＨ） 〔 ×２-10 〕 Ｃ15： １１１０１１１１（ＥＦＨ） 〔 ×２-10 〕 Ｃ13： ０００１１０００（１８Ｈ） 〔 ×２-10 〕 Ｃ11： １１０１１１００（ＤＣＨ） 〔 ×２-10 〕 Ｃ9 ： ００１１０１００（３４Ｈ） 〔 ×２-10 〕 Ｃ7 ： １０１１００１１（Ｂ３Ｈ） 〔 ×２-10 〕 Ｃ5 ： ００１１１０１１（３ＢＨ） 〔 ×２-9 〕 Ｃ3 ： １１００１１００（ＣＣＨ） 〔 ×２-8 〕 Ｃ1 ： ０１０１０００１（５１Ｈ） 〔 ×２-7 〕 ここで、（Ｆ７Ｈ）等は、仮数部の１６進表示値を示
す。
【００５７】図５は、このような各係数を有する３８次
ＦＩＲフィルタのシグナルフロー図を示している。この
図５の入力端子１８１に入力されたデータがＬＰＦ（ロ
ーパスフィルタ）処理されて出力端子１８２より出力デ
ータとして取り出される。入力端子１８１から３９個の
レジスタが直列接続され、各レジスタに取り込まれたデ
ータを入力側から順にＤ-19 、Ｄ-18 、・・・ 、Ｄ-1、Ｄ
0 、Ｄ1 、Ｄ2 、・・・、Ｄ18、Ｄ19とするとき、データ
Ｄ0 が現在のデータを示している。ここで、０次を除く
偶数次の乗算係数がいずれも０であることより、奇数次
の係数についてそれぞれのデータと乗算し累積加算すれ
ばよいことから、これらの奇数次及び０次係数に対応す
る各データＤ-19 、Ｄ-17 、・・・ 、Ｄ-1、Ｄ0 、Ｄ1 、
Ｄ3 、・・・ 、Ｄ17、Ｄ19を取り出して、いわゆる積和演
算を行わせるようにしている。
ＦＩＲフィルタのシグナルフロー図を示している。この
図５の入力端子１８１に入力されたデータがＬＰＦ（ロ
ーパスフィルタ）処理されて出力端子１８２より出力デ
ータとして取り出される。入力端子１８１から３９個の
レジスタが直列接続され、各レジスタに取り込まれたデ
ータを入力側から順にＤ-19 、Ｄ-18 、・・・ 、Ｄ-1、Ｄ
0 、Ｄ1 、Ｄ2 、・・・、Ｄ18、Ｄ19とするとき、データ
Ｄ0 が現在のデータを示している。ここで、０次を除く
偶数次の乗算係数がいずれも０であることより、奇数次
の係数についてそれぞれのデータと乗算し累積加算すれ
ばよいことから、これらの奇数次及び０次係数に対応す
る各データＤ-19 、Ｄ-17 、・・・ 、Ｄ-1、Ｄ0 、Ｄ1 、
Ｄ3 、・・・ 、Ｄ17、Ｄ19を取り出して、いわゆる積和演
算を行わせるようにしている。
【００５８】具体的な積和演算の際には、上述したよう
な同じ係数に対するデータの和を求めてから係数との乗
算を行っている。すなわち、両端側の２個のデータＤ
-19 及びデータＤ19の和を求め、１／２して係数Ｃ19の
８倍（８・Ｃ19）を乗算することにより、８・Ｐ19（＝
８・Ｃ19（Ｄ-19 ＋Ｄ19）／２）を求め、次に、これら
の内側の２個のデータＤ-17 及びデータＤ17の和につい
ての係数乗算値８・Ｐ17（＝８・Ｃ17（Ｄ-17 ＋Ｄ17）
／２）を求めて上記係数乗算値８・Ｐ19との和をとる。
これを８・ΣＰ19-17 と表す。以下同様に内側（現在デ
ータＤ0 側）に向かって２個ずつ順にデータの和をとっ
て対応する係数と乗算し、乗算結果を累積加算してい
る。この積和演算中において、データＤ-7、Ｄ7 につい
ての係数乗算値８・Ｐ7 を求めた後、その累積加算した
値８・ΣＰ19-7を、シフタ１８４ａでシフト・ダウンす
ることにより１／２にして、４・ΣＰ19-7とし、これを
次の係数乗算値４・Ｐ5 と加算（累積加算）している。
このようなシフト・ダウンをシフタ１８４ｂ、１８４ｃ
でも行い、最終的に１倍の係数となるようにしている。
これらのシフタ１８４ａ〜１８４ｃは、上記図１のシフ
タ１３５に対応するものである。このＦＩＲ処理におい
て除去できるオフセットの最大値は、シフタ１８４ａ〜
１８４ｃを用いた３ビットシフト・ダウンした後にオー
バーフロー・リミッタ１２５を通るので１／８フルスケ
ールとなる。
な同じ係数に対するデータの和を求めてから係数との乗
算を行っている。すなわち、両端側の２個のデータＤ
-19 及びデータＤ19の和を求め、１／２して係数Ｃ19の
８倍（８・Ｃ19）を乗算することにより、８・Ｐ19（＝
８・Ｃ19（Ｄ-19 ＋Ｄ19）／２）を求め、次に、これら
の内側の２個のデータＤ-17 及びデータＤ17の和につい
ての係数乗算値８・Ｐ17（＝８・Ｃ17（Ｄ-17 ＋Ｄ17）
／２）を求めて上記係数乗算値８・Ｐ19との和をとる。
これを８・ΣＰ19-17 と表す。以下同様に内側（現在デ
ータＤ0 側）に向かって２個ずつ順にデータの和をとっ
て対応する係数と乗算し、乗算結果を累積加算してい
る。この積和演算中において、データＤ-7、Ｄ7 につい
ての係数乗算値８・Ｐ7 を求めた後、その累積加算した
値８・ΣＰ19-7を、シフタ１８４ａでシフト・ダウンす
ることにより１／２にして、４・ΣＰ19-7とし、これを
次の係数乗算値４・Ｐ5 と加算（累積加算）している。
このようなシフト・ダウンをシフタ１８４ｂ、１８４ｃ
でも行い、最終的に１倍の係数となるようにしている。
これらのシフタ１８４ａ〜１８４ｃは、上記図１のシフ
タ１３５に対応するものである。このＦＩＲ処理におい
て除去できるオフセットの最大値は、シフタ１８４ａ〜
１８４ｃを用いた３ビットシフト・ダウンした後にオー
バーフロー・リミッタ１２５を通るので１／８フルスケ
ールとなる。
【００５９】また、上記係数乗算及びシフト・ダウン動
作については、図７の（ｌ）〜（ｐ）を参照しながら後
述する。
作については、図７の（ｌ）〜（ｐ）を参照しながら後
述する。
【００６０】この図５の例では、ディジタルＬＰＦ（ロ
ーパスフィルタ）の部分１８３に対して、シフタ１８６
ａ、加算器１８６ｂ、オーバーフロー・リミッタ１８６
ｃ、遅延素子１８６ｄよりなる回路部を付加すること
で、ディジタルフィルタ装置（ハイパスフィルタ）の特
性を実現するようにしている。
ーパスフィルタ）の部分１８３に対して、シフタ１８６
ａ、加算器１８６ｂ、オーバーフロー・リミッタ１８６
ｃ、遅延素子１８６ｄよりなる回路部を付加すること
で、ディジタルフィルタ装置（ハイパスフィルタ）の特
性を実現するようにしている。
【００６１】ところで、この図５に示すＦＩＲフィルタ
のディジタル演算は、主として図３に示すようなハード
ウェアのロジック回路により行っているが、データＲＡ
Ｍ１１３に対して上記両端側のデータＤ-19 及びデータ
Ｄ19の２個から内側（現在データＤ0 側）に向かって２
個ずつ順にアクセスする際に、外側の２個（４個）のデ
ータＤ-19 、Ｄ19Ｄ-17 、Ｄ17については、アドレスＲ
ＡＭ１５２からのアドレスを読み出して、（オフセット
加算器１７６、加算器１７８、アドレス・フリップフロ
ップ１７９を介して）上記データＲＡＭ１１３内の各デ
ータをアクセスするようにし、データＤ-15 、Ｄ15から
内側のデータのアクセスについては、ＦＩＲアドレス生
成回路１５６からのハードウェア的に生成されたＦＩＲ
アドレス生成回路１５６からのハードウェア的に生成さ
れたＦＩＲアドレス（オフセット・アドレス）を用いる
ようにしている。すなわち、ＦＩＲアドレス生成回路１
５６内のＦＩＲカウンタやＥｘＯＲ回路等によって生成
されたオフセット分のＦＩＲアドレスをオフセット加算
器１７６に送って、加算器１７８、アドレス・フリップ
フロップ１７９を介して最終的なデータＲＡＭアドレス
を得るようにしている。このときのＦＩＲアドレス生成
回路１５６内のＦＩＲカウンタからの４ビット出力（Ｑ
A 〜ＱD ）とオフセット加算器１７６に送られる５ビッ
トのオフセット・アドレス（Ｂ0 〜Ｂ4 ）との関係を、
次の表１に示す。
のディジタル演算は、主として図３に示すようなハード
ウェアのロジック回路により行っているが、データＲＡ
Ｍ１１３に対して上記両端側のデータＤ-19 及びデータ
Ｄ19の２個から内側（現在データＤ0 側）に向かって２
個ずつ順にアクセスする際に、外側の２個（４個）のデ
ータＤ-19 、Ｄ19Ｄ-17 、Ｄ17については、アドレスＲ
ＡＭ１５２からのアドレスを読み出して、（オフセット
加算器１７６、加算器１７８、アドレス・フリップフロ
ップ１７９を介して）上記データＲＡＭ１１３内の各デ
ータをアクセスするようにし、データＤ-15 、Ｄ15から
内側のデータのアクセスについては、ＦＩＲアドレス生
成回路１５６からのハードウェア的に生成されたＦＩＲ
アドレス生成回路１５６からのハードウェア的に生成さ
れたＦＩＲアドレス（オフセット・アドレス）を用いる
ようにしている。すなわち、ＦＩＲアドレス生成回路１
５６内のＦＩＲカウンタやＥｘＯＲ回路等によって生成
されたオフセット分のＦＩＲアドレスをオフセット加算
器１７６に送って、加算器１７８、アドレス・フリップ
フロップ１７９を介して最終的なデータＲＡＭアドレス
を得るようにしている。このときのＦＩＲアドレス生成
回路１５６内のＦＩＲカウンタからの４ビット出力（Ｑ
A 〜ＱD ）とオフセット加算器１７６に送られる５ビッ
トのオフセット・アドレス（Ｂ0 〜Ｂ4 ）との関係を、
次の表１に示す。
【００６２】
【表１】
【００６３】この表１において、ＦＩＲカウンタは０〜
Ｆ（１６進数）をカウントして０に戻るときのオフセッ
ト・アドレスの５ビット（Ｂ0 〜Ｂ4 ）は、２の補数表
示値であり、１０進数表示では負と正とを交互にとるよ
うな値となる。
Ｆ（１６進数）をカウントして０に戻るときのオフセッ
ト・アドレスの５ビット（Ｂ0 〜Ｂ4 ）は、２の補数表
示値であり、１０進数表示では負と正とを交互にとるよ
うな値となる。
【００６４】上記ロジック回路によるＦＩＲ処理が開始
された最初のスロットでは、アドレスＲＡＭ１５２はＦ
ＩＲ終了後の最初のアドレスとなっているので、その内
容を読み出してアドレス保持ラッチ１５４に保持してお
き、ＦＩＲ処理の間の対称係数の中心のデータをアクセ
スするようなオフセットとする。
された最初のスロットでは、アドレスＲＡＭ１５２はＦ
ＩＲ終了後の最初のアドレスとなっているので、その内
容を読み出してアドレス保持ラッチ１５４に保持してお
き、ＦＩＲ処理の間の対称係数の中心のデータをアクセ
スするようなオフセットとする。
【００６５】ＦＩＲアドレス生成回路１５６の出力とア
ドレス保持ラッチ１５４の内容は、オフセット加算器１
７６に入力されて加算される。上記ロジック回路による
ＦＩＲ処理が終了した後は、上記ＦＩＲカウンタはクリ
アされてとまっているので、出力は０となる。
ドレス保持ラッチ１５４の内容は、オフセット加算器１
７６に入力されて加算される。上記ロジック回路による
ＦＩＲ処理が終了した後は、上記ＦＩＲカウンタはクリ
アされてとまっているので、出力は０となる。
【００６６】サンプリング周期（周波数ｆｓ）でカウン
トアップされるベースアドレス・カウンタ１７７からの
カウント出力と、オフセット加算器１７６からの出力と
を加算器１７８で加算し、アドレス・フリップフロップ
１７９を介して、図１のデータＲＡＭ１１３にアドレス
(ADRS)として送る。
トアップされるベースアドレス・カウンタ１７７からの
カウント出力と、オフセット加算器１７６からの出力と
を加算器１７８で加算し、アドレス・フリップフロップ
１７９を介して、図１のデータＲＡＭ１１３にアドレス
(ADRS)として送る。
【００６７】オペレーションＲＡＭ１５３からは、ディ
ジタル・フィルタ操作のコードが出力され、ロジック回
路によるＦＩＲ処理のとき以外は、ＦＩＲオペレーショ
ン生成回路１５７をそのまま通過して、オペレーション
・デコーダ１７０でＡＬＵの各コントロール（制御）信
号にデコードされる。しかし、ロジック回路によるＦＩ
Ｒ処理のときは、オペレーションＲＡＭ１５３の出力は
無視してＦＩＲ演算のための２つのオペレーションを、
上記乗算クロック MPY・CKの“Ｈ”と“Ｌ”とに応じて
繰り返し生成する。このときもスロット・カウンタ１５
５が１６クロックだけカウントしてＲＡＭアドレスが基
に戻ってくるとアクセスを再開する。
ジタル・フィルタ操作のコードが出力され、ロジック回
路によるＦＩＲ処理のとき以外は、ＦＩＲオペレーショ
ン生成回路１５７をそのまま通過して、オペレーション
・デコーダ１７０でＡＬＵの各コントロール（制御）信
号にデコードされる。しかし、ロジック回路によるＦＩ
Ｒ処理のときは、オペレーションＲＡＭ１５３の出力は
無視してＦＩＲ演算のための２つのオペレーションを、
上記乗算クロック MPY・CKの“Ｈ”と“Ｌ”とに応じて
繰り返し生成する。このときもスロット・カウンタ１５
５が１６クロックだけカウントしてＲＡＭアドレスが基
に戻ってくるとアクセスを再開する。
【００６８】係数ＲＡＭ１５１の出力は、ＦＩＲのとき
以外は係数マルチプレクサ１７２をそのまま通過して乗
算器１３１のＢレジスタB-Reg に入力される。しかし、
ロジック回路によるＦＩＲ処理のときは、ＦＩＲアドレ
ス生成回路１５６内のＦＩＲカウンタの最下位ビット
（ＬＳＢ）の次のビット（ＱB ）を係数の最上位ビット
（ＭＳＢ）とし、係数のＭＳＢ以外のビットは係数ＲＡ
Ｍ１５１から乗算器１３１のＢレジスタB-Reg に入力さ
れる。すなわち、係数のＭＳＢだけが係数マルチプレク
サ１７２で切り換えられる。このとき、係数ＲＡＭ１５
１のＭＳＢは浮動少数点係数の指数部の差分となってお
り、ＡＬＵにシフト・ダウン信号として送られる。
以外は係数マルチプレクサ１７２をそのまま通過して乗
算器１３１のＢレジスタB-Reg に入力される。しかし、
ロジック回路によるＦＩＲ処理のときは、ＦＩＲアドレ
ス生成回路１５６内のＦＩＲカウンタの最下位ビット
（ＬＳＢ）の次のビット（ＱB ）を係数の最上位ビット
（ＭＳＢ）とし、係数のＭＳＢ以外のビットは係数ＲＡ
Ｍ１５１から乗算器１３１のＢレジスタB-Reg に入力さ
れる。すなわち、係数のＭＳＢだけが係数マルチプレク
サ１７２で切り換えられる。このとき、係数ＲＡＭ１５
１のＭＳＢは浮動少数点係数の指数部の差分となってお
り、ＡＬＵにシフト・ダウン信号として送られる。
【００６９】ここで、乗算器１３１の消費電力は大きい
ので、乗算する必要のないときは係数ＲＡＭ１５１を０
にしておき、乗算器１３１の係数の全ビットが０である
ことをオール０を検出する回路を設けて検出を行い、乗
算器１３１のＡレジスタA-Reg 及びＢレジスタB-Reg の
クロックとアキュームレータ１３０のクロックを禁止し
て消費電力を減らすようにしてもよい。
ので、乗算する必要のないときは係数ＲＡＭ１５１を０
にしておき、乗算器１３１の係数の全ビットが０である
ことをオール０を検出する回路を設けて検出を行い、乗
算器１３１のＡレジスタA-Reg 及びＢレジスタB-Reg の
クロックとアキュームレータ１３０のクロックを禁止し
て消費電力を減らすようにしてもよい。
【００７０】次に、図６及び図７は上記図１〜図３に示
すディジタルフィルタ装置の動作を説明するためのタイ
ミングチャートである。これら図６及び図７において、
（ａ）はスロット・クロックを、（ｂ）は乗算クロック
MPY・CKの反転信号を、（ｃ）は周波数ｆｓのクロック
の反転信号を、（ｄ）はスロット・カウンタ１５５の出
力を、それぞれ示している。また、時刻ｔ1 〜ｔ9 が１
サンプリング周期に対応している。
すディジタルフィルタ装置の動作を説明するためのタイ
ミングチャートである。これら図６及び図７において、
（ａ）はスロット・クロックを、（ｂ）は乗算クロック
MPY・CKの反転信号を、（ｃ）は周波数ｆｓのクロック
の反転信号を、（ｄ）はスロット・カウンタ１５５の出
力を、それぞれ示している。また、時刻ｔ1 〜ｔ9 が１
サンプリング周期に対応している。
【００７１】これらの図６、図７及び上記図１〜図３に
おいてスロット・カウンタ１５５は、時刻ｔ1 からのス
ロット・クロック（ａ）をカウント開始して、カウント
出力（ｄ）を出力する。このスロット・カウント出力
（ｄ）の下位４ビット値に応じてオペレーションＲＡＭ
１５３がアクセスされ、オペレーション・デコーダ１７
０にオペレーション・コード（ｅ）が入力される。この
オペレーション・コード（ｅ）の内の「Ｂ」（１６進表
示）が上記ハードウェア・ロジック回路によるＦＩＲ演
算の開始コードに対応しており、このコード「Ｂ」がオ
ペレーション・デコーダ１７０でデコードされて、ＦＩ
Ｒスタート信号FIR ・ Stの反転信号（ｆ）が時刻ｔ2 で
出力される。この信号（ｆ）がＦＩＲアドレス生成回路
１５６に送られてＦＩＲイネーブル信号 FIR・ENが生成
され、ＦＩＲカウンタがスロット・クロック（ａ）を１
６カウントするまで同じ状態を保持した後復帰するか
ら、この FIR・EN信号は図６の（ｇ）のようになる。従
って、スロット・カウント出力（ｄ）が「５」〜「１
４」（１６進表示）までの間（時刻ｔ2 〜ｔ6 間）の１
６スロットが、ハードウェア・ロジック回路によりＦＩ
Ｒの積和演算を行う領域となる。
おいてスロット・カウンタ１５５は、時刻ｔ1 からのス
ロット・クロック（ａ）をカウント開始して、カウント
出力（ｄ）を出力する。このスロット・カウント出力
（ｄ）の下位４ビット値に応じてオペレーションＲＡＭ
１５３がアクセスされ、オペレーション・デコーダ１７
０にオペレーション・コード（ｅ）が入力される。この
オペレーション・コード（ｅ）の内の「Ｂ」（１６進表
示）が上記ハードウェア・ロジック回路によるＦＩＲ演
算の開始コードに対応しており、このコード「Ｂ」がオ
ペレーション・デコーダ１７０でデコードされて、ＦＩ
Ｒスタート信号FIR ・ Stの反転信号（ｆ）が時刻ｔ2 で
出力される。この信号（ｆ）がＦＩＲアドレス生成回路
１５６に送られてＦＩＲイネーブル信号 FIR・ENが生成
され、ＦＩＲカウンタがスロット・クロック（ａ）を１
６カウントするまで同じ状態を保持した後復帰するか
ら、この FIR・EN信号は図６の（ｇ）のようになる。従
って、スロット・カウント出力（ｄ）が「５」〜「１
４」（１６進表示）までの間（時刻ｔ2 〜ｔ6 間）の１
６スロットが、ハードウェア・ロジック回路によりＦＩ
Ｒの積和演算を行う領域となる。
【００７２】ＦＩＲアドレス生成回路１５６内のＦＩＲ
カウンタは、 FIR・EN信号（ｇ）に応じてカウントが開
始され、スロット・クロック（ａ）をカウントすること
により、時刻ｔ2 〜ｔ6 間に「０」〜「Ｆ」（１６進表
示）となるＦＩＲカウント出力（ｈ）を発生する。この
カウント出力（ｈ）がＥｘＯＲ回路等により論理演算さ
れて、上記表１に示すようなオフセット・アドレス
（ｉ）に変換され、オフセット加算器１７６に送られ
る。また、ＦＩＲアドレス生成回路１５６内のＤラッチ
により上記 FIR・EN信号（ｇ）がスロット・クロック
（ａ）の反転信号にラッチされてアドレス保持信号
（ｊ）が生成され、アドレス保持ラッチ１５４にラッチ
・イネーブル信号として送られる。このアドレス保持信
号（ｊ）の立ち下がりは、上記 FIR・EN信号（ｇ）の立
ち上がりから半クロック分ずれたタイミングとなる。こ
のアドレス保持信号（ｇ）によりアドレス保持ラッチ１
５４でアドレスＲＡＮ１５２から読み出されたアドレス
が保持される。このアドレス保持ラッチ１５４からの出
力の状態を図７の（ｒ）に示している。なお、ＦＩＲア
ドレス生成回路１５６内の上記ＦＩＲカウンタの第２ビ
ット目ＱB 出力を図６の（ｋ）に示している。
カウンタは、 FIR・EN信号（ｇ）に応じてカウントが開
始され、スロット・クロック（ａ）をカウントすること
により、時刻ｔ2 〜ｔ6 間に「０」〜「Ｆ」（１６進表
示）となるＦＩＲカウント出力（ｈ）を発生する。この
カウント出力（ｈ）がＥｘＯＲ回路等により論理演算さ
れて、上記表１に示すようなオフセット・アドレス
（ｉ）に変換され、オフセット加算器１７６に送られ
る。また、ＦＩＲアドレス生成回路１５６内のＤラッチ
により上記 FIR・EN信号（ｇ）がスロット・クロック
（ａ）の反転信号にラッチされてアドレス保持信号
（ｊ）が生成され、アドレス保持ラッチ１５４にラッチ
・イネーブル信号として送られる。このアドレス保持信
号（ｊ）の立ち下がりは、上記 FIR・EN信号（ｇ）の立
ち上がりから半クロック分ずれたタイミングとなる。こ
のアドレス保持信号（ｇ）によりアドレス保持ラッチ１
５４でアドレスＲＡＮ１５２から読み出されたアドレス
が保持される。このアドレス保持ラッチ１５４からの出
力の状態を図７の（ｒ）に示している。なお、ＦＩＲア
ドレス生成回路１５６内の上記ＦＩＲカウンタの第２ビ
ット目ＱB 出力を図６の（ｋ）に示している。
【００７３】上記ＦＩＲイネーブル信号 FIR・EN（ｇ）
がＦＩＲオペレーション生成回路１５３に送られ、ま
た、上記アドレス保持信号（ｊ）がアドレスＲＡＭ１５
２及びオペレーションＲＡＭ１５３の各チップセレクト
端子ＣＳにそれぞれ送られることにより、上記時刻ｔ2
〜ｔ6 間は、アドレスＲＡＭ１５２及びオペレーション
ＲＡＭ１５３からの読出動作が停止され、アドレス保持
ラッチ１５４で保持されたアドレス（ｒ）がオフセット
加算器１７６に送られると共に、ＦＩＲオペレーション
生成回路１５７で生成されたオペレーション・コードが
オペレーション・デコーダ１７０に入力される。ＦＩＲ
オペレーション生成回路１５７では、上記時刻ｔ2 〜ｔ
6 の間、コード「４」及び「８」（１６進表示）を交互
に出力し、オペレーション・デコーダ１７０にオペレー
ション・コード（ｅ）として送っている。コード「４」
はデータＲＡＭ１１３を読み出して入力レジスタ１２１
に取り込むオペレーション・コード、コード「８」はデ
ータＲＡＭ１１３を読み出して入力レジスタ１２１の内
容と加算するオペレーション・コードである。これらの
交互の動作により、上記各乗算係数毎の積和演算が順次
行われる。
がＦＩＲオペレーション生成回路１５３に送られ、ま
た、上記アドレス保持信号（ｊ）がアドレスＲＡＭ１５
２及びオペレーションＲＡＭ１５３の各チップセレクト
端子ＣＳにそれぞれ送られることにより、上記時刻ｔ2
〜ｔ6 間は、アドレスＲＡＭ１５２及びオペレーション
ＲＡＭ１５３からの読出動作が停止され、アドレス保持
ラッチ１５４で保持されたアドレス（ｒ）がオフセット
加算器１７６に送られると共に、ＦＩＲオペレーション
生成回路１５７で生成されたオペレーション・コードが
オペレーション・デコーダ１７０に入力される。ＦＩＲ
オペレーション生成回路１５７では、上記時刻ｔ2 〜ｔ
6 の間、コード「４」及び「８」（１６進表示）を交互
に出力し、オペレーション・デコーダ１７０にオペレー
ション・コード（ｅ）として送っている。コード「４」
はデータＲＡＭ１１３を読み出して入力レジスタ１２１
に取り込むオペレーション・コード、コード「８」はデ
ータＲＡＭ１１３を読み出して入力レジスタ１２１の内
容と加算するオペレーション・コードである。これらの
交互の動作により、上記各乗算係数毎の積和演算が順次
行われる。
【００７４】乗算器１３１に送られる乗算係数（COEF)
は、各係数Ｃ19〜Ｃ0 に応じて、図７の（ｌ）に示すよ
うに、スロット・カウント出力（ｄ）の「３」のタイミ
ングから２スロット・クロック周期で順次「Ｆ８」、
「０Ａ」、「Ｆ０」、・・・となっている。すなわち、
この具体例での各乗算係数Ｃ19〜Ｃ0 を、 Ｃ19： １１１１１０００（Ｆ８Ｈ） 〔 ×２-10 〕 Ｃ17： ００００１０１０（０ＡＨ） 〔 ×２-10 〕 Ｃ15： １１１１００００（Ｆ０Ｈ） 〔 ×２-10 〕 Ｃ13： ０００１１０００（１８Ｈ） 〔 ×２-10 〕 Ｃ11： １１０１１１００（ＤＣＨ） 〔 ×２-10 〕 Ｃ9 ： ００１１０１００（３４Ｈ） 〔 ×２-10 〕 Ｃ7 ： １０１１００１１（Ｂ３Ｈ） 〔 ×２-10 〕 Ｃ5 ： ００１１１０１１（３ＢＨ） 〔 ×２-9 〕 Ｃ3 ： １１００１１００（ＣＣＨ） 〔 ×２-8 〕 Ｃ1 ： ０１０１０００１（５１Ｈ） 〔 ×２-7 〕 としている。ただし、ロジック回路によるＦＩＲ処理
は、係数Ｃ15からＣ1 までの積和演算としている。
は、各係数Ｃ19〜Ｃ0 に応じて、図７の（ｌ）に示すよ
うに、スロット・カウント出力（ｄ）の「３」のタイミ
ングから２スロット・クロック周期で順次「Ｆ８」、
「０Ａ」、「Ｆ０」、・・・となっている。すなわち、
この具体例での各乗算係数Ｃ19〜Ｃ0 を、 Ｃ19： １１１１１０００（Ｆ８Ｈ） 〔 ×２-10 〕 Ｃ17： ００００１０１０（０ＡＨ） 〔 ×２-10 〕 Ｃ15： １１１１００００（Ｆ０Ｈ） 〔 ×２-10 〕 Ｃ13： ０００１１０００（１８Ｈ） 〔 ×２-10 〕 Ｃ11： １１０１１１００（ＤＣＨ） 〔 ×２-10 〕 Ｃ9 ： ００１１０１００（３４Ｈ） 〔 ×２-10 〕 Ｃ7 ： １０１１００１１（Ｂ３Ｈ） 〔 ×２-10 〕 Ｃ5 ： ００１１１０１１（３ＢＨ） 〔 ×２-9 〕 Ｃ3 ： １１００１１００（ＣＣＨ） 〔 ×２-8 〕 Ｃ1 ： ０１０１０００１（５１Ｈ） 〔 ×２-7 〕 としている。ただし、ロジック回路によるＦＩＲ処理
は、係数Ｃ15からＣ1 までの積和演算としている。
【００７５】この図７の（１）の乗算係数（ＣＯＥＦ）
と上述した同じ係数の２個ずつのデータの和とが順次乗
算され、乗算器１３１からの乗算出力は図７の（ｍ）の
ように現れる。係数ＲＡＭ１５１から読み出される係数
データは２の補数表示されたものであり、ＭＳＢ（最上
位ビット）は正負の符号を表す符号ビットであるが、上
記ロジック回路によりＦＩＲ処理を行っている間は、上
述した隣接する係数データの指数部間の差分（０か１）
を表すビットとなっている。この係数ＲＡＭ１５１から
の係数データのＭＳＢを（ｐ）に示す。このＭＳＢの値
に応じて係数マルチプレクサ１７２の論理回路（ＡＮＤ
ゲート）がシフト・ダウン信号（ｎ）を生成している。
また、ロジック回路によりＦＩＲ処理している間の乗算
係数（ＣＯＥＦ）値（１）の符号ビットとなるＭＳＢ
（最上位ビット）については、係数マルチプレクサ１７
２の論理回路（ＯＲゲート）により“Ｈ”と“Ｌ”とが
交互に形成されるようになっている。このＭＳＢを
（１）に重ねて示している。この係数ＲＡＭ１５１のＭ
ＳＢの切り換えは、上記ＦＩＲ・ＥＮ信号（ｇ）を１ス
ロット・クロック分だけ遅延した信号（ｑ）により時刻
ｔ、ｔ７を境界として行われる。
と上述した同じ係数の２個ずつのデータの和とが順次乗
算され、乗算器１３１からの乗算出力は図７の（ｍ）の
ように現れる。係数ＲＡＭ１５１から読み出される係数
データは２の補数表示されたものであり、ＭＳＢ（最上
位ビット）は正負の符号を表す符号ビットであるが、上
記ロジック回路によりＦＩＲ処理を行っている間は、上
述した隣接する係数データの指数部間の差分（０か１）
を表すビットとなっている。この係数ＲＡＭ１５１から
の係数データのＭＳＢを（ｐ）に示す。このＭＳＢの値
に応じて係数マルチプレクサ１７２の論理回路（ＡＮＤ
ゲート）がシフト・ダウン信号（ｎ）を生成している。
また、ロジック回路によりＦＩＲ処理している間の乗算
係数（ＣＯＥＦ）値（１）の符号ビットとなるＭＳＢ
（最上位ビット）については、係数マルチプレクサ１７
２の論理回路（ＯＲゲート）により“Ｈ”と“Ｌ”とが
交互に形成されるようになっている。このＭＳＢを
（１）に重ねて示している。この係数ＲＡＭ１５１のＭ
ＳＢの切り換えは、上記ＦＩＲ・ＥＮ信号（ｇ）を１ス
ロット・クロック分だけ遅延した信号（ｑ）により時刻
ｔ、ｔ７を境界として行われる。
【００７６】係数マルチプレクサ１７２からの上記シフ
ト・ダウン信号（ｎ）に応じて、上記図５と共に説明し
たように、それまでの累積加算値が１ビット分ずつシフ
トされて順次１／２され、図７の（ｏ）に示すように、
最終的には一倍の係数値で乗算したものの累積加算値が
得られるわけである。
ト・ダウン信号（ｎ）に応じて、上記図５と共に説明し
たように、それまでの累積加算値が１ビット分ずつシフ
トされて順次１／２され、図７の（ｏ）に示すように、
最終的には一倍の係数値で乗算したものの累積加算値が
得られるわけである。
【００７７】ここで、図２に示したＮＤ回路１８０は、
オペレーション・デコーダ１７０からの前記制御信号HP
F を（アクティブレベル“Ｈ”）とシステムコントロー
ラ等から供給された制御信号HPF FAST（アクティブレベ
ル“Ｌ”）の供給されるレベルに応じた出力を係数マル
チプレクサ１７２に供給している。係数マルチプレクサ
１７２は、この供給されるレベルに応じて出力するＦＩ
Ｒ処理に用いる乗算係数COEFを切り換えている。
オペレーション・デコーダ１７０からの前記制御信号HP
F を（アクティブレベル“Ｈ”）とシステムコントロー
ラ等から供給された制御信号HPF FAST（アクティブレベ
ル“Ｌ”）の供給されるレベルに応じた出力を係数マル
チプレクサ１７２に供給している。係数マルチプレクサ
１７２は、この供給されるレベルに応じて出力するＦＩ
Ｒ処理に用いる乗算係数COEFを切り換えている。
【００７８】上述したように係数ＲＡＭ１５１からの係
数出力は、例えば−１／８という値を入れておき、係数
マルチプレクサ１７２に送られてＦＩＲアドレス生成回
路１５６からの出力と、定常状態の固定の係数−１／１
２８を出力する固定係数出力回路１８７との間で切換選
択され、乗算係数(COEF)として上記乗算器１３１のＢレ
ジスタB-Reg に送られる。
数出力は、例えば−１／８という値を入れておき、係数
マルチプレクサ１７２に送られてＦＩＲアドレス生成回
路１５６からの出力と、定常状態の固定の係数−１／１
２８を出力する固定係数出力回路１８７との間で切換選
択され、乗算係数(COEF)として上記乗算器１３１のＢレ
ジスタB-Reg に送られる。
【００７９】このようにディジタルフィルタ装置は、デ
ィジタルフィルタ装置の動作において定常状態と高速収
束処理をシステムコントローラ等から供給される制御信
号に応じてディジタルフィルタ装置の乗算係数を切り換
えて使用することにより、例えば起動時（動作開始時）
の過渡状態から定常状態に対応した時定数にそれぞれ設
定することができる。この切換操作により、それぞれデ
ィジタルフィルタ装置の上記乗算係数に応じてオフセッ
トの収束が向上することから、カットオフ周波数を下げ
て使用することができるようになる。これにより、ディ
ジタル電子機器、例えばディジタル・オーディオ・テー
プレコーダ等の立ち上がりの特性とこの機器の音質の改
善を両立させることができる。
ィジタルフィルタ装置の動作において定常状態と高速収
束処理をシステムコントローラ等から供給される制御信
号に応じてディジタルフィルタ装置の乗算係数を切り換
えて使用することにより、例えば起動時（動作開始時）
の過渡状態から定常状態に対応した時定数にそれぞれ設
定することができる。この切換操作により、それぞれデ
ィジタルフィルタ装置の上記乗算係数に応じてオフセッ
トの収束が向上することから、カットオフ周波数を下げ
て使用することができるようになる。これにより、ディ
ジタル電子機器、例えばディジタル・オーディオ・テー
プレコーダ等の立ち上がりの特性とこの機器の音質の改
善を両立させることができる。
【００８０】また、起動時（動作開始時）には短い時定
数に切換選択に応じてＡ／Ｄ変換器へのアナログ入力、
あるいはディジタル出力をゼロレベルに制御することに
より、さらにオフセット値の収束を早めることができ
る。
数に切換選択に応じてＡ／Ｄ変換器へのアナログ入力、
あるいはディジタル出力をゼロレベルに制御することに
より、さらにオフセット値の収束を早めることができ
る。
【００８１】ディジタルフィルタを実現するための積和
演算に用いる係数の指数部間の差分に相当するシフト操
作と組合せて浮動小数点演算を行うことにより、所望の
演算精度を得ることができる。
演算に用いる係数の指数部間の差分に相当するシフト操
作と組合せて浮動小数点演算を行うことにより、所望の
演算精度を得ることができる。
【００８２】Ａ／Ｄ変換器のオフセットを除去するため
のディジタルハイパスフィルタであって、フィルタを実
現するための積和演算の初期値としてオフセット値を与
えることで所望の時定数でのオフセットを効率よく除去
することができる。
のディジタルハイパスフィルタであって、フィルタを実
現するための積和演算の初期値としてオフセット値を与
えることで所望の時定数でのオフセットを効率よく除去
することができる。
【００８３】さらに、ＦＩＲ演算を行う際のオフセット
値を初期値として予め与えておくと共に、上記積和演算
による浮動小数点演算と組合せてシフトするビット数を
増やすことにより、使用する乗算器の係数語長が短くて
も容易に所望の時定数に設定することができる。
値を初期値として予め与えておくと共に、上記積和演算
による浮動小数点演算と組合せてシフトするビット数を
増やすことにより、使用する乗算器の係数語長が短くて
も容易に所望の時定数に設定することができる。
【００８４】なお、本発明は上記実施例に限定されるも
のでなく、例えば、ＦＩＲフィルタ処理以外にも各種の
繰り返し演算を含む処理に適用できる。また、適用機器
はＤＡＴに限定されず、各種のディジタル信号を取り扱
う機器に本発明を適用することができる。また、他のデ
ィジタル・フィルタのハードウェアとの組合せて、例え
ば構成の一部にオーバーサンプリングＬＰＦ等のディジ
タルフィルタを用いた構成をとることにより、ハイパス
・フィルタとしての用途に用いる際にハードウェアの共
有化も図ることができる。
のでなく、例えば、ＦＩＲフィルタ処理以外にも各種の
繰り返し演算を含む処理に適用できる。また、適用機器
はＤＡＴに限定されず、各種のディジタル信号を取り扱
う機器に本発明を適用することができる。また、他のデ
ィジタル・フィルタのハードウェアとの組合せて、例え
ば構成の一部にオーバーサンプリングＬＰＦ等のディジ
タルフィルタを用いた構成をとることにより、ハイパス
・フィルタとしての用途に用いる際にハードウェアの共
有化も図ることができる。
【００８５】
【発明の効果】以上の説明からも明らかなように、本発
明に係る信号処理装置によれば、アナログ信号をディジ
タル信号に変換するＡ／Ｄ変換手段と、上記Ａ／Ｄ変換
手段のオフセットを除去するディジタルハイパスフィル
タと、上記ディジタルハイパスフィルタの乗算係数を切
り換える切換手段と、上記切換手段を制御する切換制御
手段とを備え、上記切換制御手段が、過渡状態におい
て、定常状態における上記ディジタルハイパスフィルタ
の出力の収束速度と比べて高速に収束させる乗算係数に
切り換えるように上記切換手段を制御することにより、
起動時の過渡状態ではオフセット値を素早く収束させ、
定常状態ではカットオフ周波数を下げることができる。
これにより、ディジタル電子機器、例えばディジタル・
オーディオ・テープレコーダ等の立ち上がりの特性とこ
の機器の音質の改善を両立させることができる。
明に係る信号処理装置によれば、アナログ信号をディジ
タル信号に変換するＡ／Ｄ変換手段と、上記Ａ／Ｄ変換
手段のオフセットを除去するディジタルハイパスフィル
タと、上記ディジタルハイパスフィルタの乗算係数を切
り換える切換手段と、上記切換手段を制御する切換制御
手段とを備え、上記切換制御手段が、過渡状態におい
て、定常状態における上記ディジタルハイパスフィルタ
の出力の収束速度と比べて高速に収束させる乗算係数に
切り換えるように上記切換手段を制御することにより、
起動時の過渡状態ではオフセット値を素早く収束させ、
定常状態ではカットオフ周波数を下げることができる。
これにより、ディジタル電子機器、例えばディジタル・
オーディオ・テープレコーダ等の立ち上がりの特性とこ
の機器の音質の改善を両立させることができる。
【００８６】また、ディジタルハイパスフィルタは、当
該ディジタルハイパスフィルタを実現するための積和演
算に用いる係数の指数部間の差分に相当するシフト操作
と組合わせて浮動小数点演算を行うことにより、所望の
演算精度を得ることができる。
該ディジタルハイパスフィルタを実現するための積和演
算に用いる係数の指数部間の差分に相当するシフト操作
と組合わせて浮動小数点演算を行うことにより、所望の
演算精度を得ることができる。
【００８７】また、本発明に係る信号処理装置は、過渡
状態において、上記Ａ／Ｄ変換手段へのアナログ入力、
あるいはディジタル出力をゼロレベルに制御する制御手
段を備えることにより、オフセット値の収束をより一層
向上させることができる。
状態において、上記Ａ／Ｄ変換手段へのアナログ入力、
あるいはディジタル出力をゼロレベルに制御する制御手
段を備えることにより、オフセット値の収束をより一層
向上させることができる。
【００８８】また、ディジタルハイパスフィルタは、当
該ディジタルハイパスフィルタを実現するための積和演
算の初期値としてオフセット値を与えることにより、オ
フセットを効率よく除去することができる。
該ディジタルハイパスフィルタを実現するための積和演
算の初期値としてオフセット値を与えることにより、オ
フセットを効率よく除去することができる。
【００８９】
【００９０】すなわち、このディジタルハイパスフィル
タは、ＦＩＲ演算を行う際の初期値としてオフセット値
を予め与えておくと共に、積和演算による浮動小数点演
算と組合わせてシフトするビット数を増やすことによ
り、使用する乗算器の係数語長が短くても容易に所望の
乗算係数に設定することができる。
タは、ＦＩＲ演算を行う際の初期値としてオフセット値
を予め与えておくと共に、積和演算による浮動小数点演
算と組合わせてシフトするビット数を増やすことによ
り、使用する乗算器の係数語長が短くても容易に所望の
乗算係数に設定することができる。
【図１】本発明に係るディジタルフィルタ装置の一実施
例のデータを取り扱う部分の構成例を示すブロック図で
ある。
例のデータを取り扱う部分の構成例を示すブロック図で
ある。
【図２】上記実施例のディジタルフィルタ装置のコント
ロール信号を取り扱う部分の構成例を示すブロック図で
ある。
ロール信号を取り扱う部分の構成例を示すブロック図で
ある。
【図３】上記図２に示すコントロール信号を取り扱う部
分の要部の具体的な構成例を示すブロック図である。
分の要部の具体的な構成例を示すブロック図である。
【図４】上記実施例により実現されるディジタルＦＩＲ
フィルタのインパルス応答特性を示す図である。
フィルタのインパルス応答特性を示す図である。
【図５】上記実施例により実現されるディジタルＦＩＲ
フィルタのシグナルフローを示すブロック回路図であ
る。
フィルタのシグナルフローを示すブロック回路図であ
る。
【図６】上記実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図７】上記実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図８】従来のディジタルＨＰＦの基本的な構成を示す
シグナルフローを示すブロック回路図である。
シグナルフローを示すブロック回路図である。
【図９】上記図８に示したブロック回路図のより具体的
な構成例を示すブロック図である。
な構成例を示すブロック図である。
１１３・・・・・・・データＲＡＭ １２１・・・・・・・入力ラッチ １２３、１２４・・・マルチプレクサ １３０・・・・・・・アキュームレータ １３１・・・・・・・乗算器 １３５・・・・・・・シフタ １５１・・・・・・・係数ＲＡＭ １５２・・・・・・・アドレスＲＡＭ １５３・・・・・・・オペレーションＲＡＭ １５４・・・・・・・アドレス保持ラッチ １５５・・・・・・・スロット・カウンタ １５６・・・・・・・ＦＩＲアドレス生成回路 １５７・・・・・・・ＦＩＲオペレーション生成回路 １７０・・・・・・・オペレーション・デコーダ １７２・・・・・・・係数マルチプレクサ １７６・・・・・・・オフセット加算器 １７７・・・・・・・ベースアドレス・カウンタ １８０・・・・・・・ＡＮＤ回路 １８７・・・・・・・固定係数出力回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/02 635 H03H 17/02 681 G11B 20/10 311 H03M 1/06 H03M 1/10
Claims (4)
- 【請求項１】 アナログ信号をディジタル信号に変換す
るＡ／Ｄ変換手段と、 上記Ａ／Ｄ変換手段のオフセットを除去するディジタル
ハイパスフィルタと、 上記ディジタルハイパスフィルタの乗算係数を切り換え
る切換手段と、 上記切換手段を制御する切換制御手段とを備え、 上記切換制御手段は、過渡状態において、定常状態にお
ける上記ディジタルハイパスフィルタの出力の収束速度
と比べて高速に収束させる乗算係数に切り換えるように
上記切換手段を制御することを特徴とする信号処理装
置。 - 【請求項２】 上記ディジタルハイパスフィルタは、当
該ディジタルハイパスフィルタを実現するための積和演
算に用いる係数の指数部間の差分に相当するシフト操作
と組合わせて浮動小数点演算を行うことを特徴とする請
求項１記載の信号処理装置。 - 【請求項３】 上記過渡状態において、上記Ａ／Ｄ変換
手段へのアナログ入力、あるいはディジタル出力をゼロ
レベルに制御する制御手段を備えることを特徴とする請
求項１記載の信号処理装置。 - 【請求項４】 上記ディジタルハイパスフィルタは、当
該ディジタルハイパスフィルタを実現するための積和演
算の初期値としてオフセット値を与えることを特徴とす
る請求項１記載の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04195992A JP3230270B2 (ja) | 1992-01-31 | 1992-01-31 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04195992A JP3230270B2 (ja) | 1992-01-31 | 1992-01-31 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218803A JPH05218803A (ja) | 1993-08-27 |
| JP3230270B2 true JP3230270B2 (ja) | 2001-11-19 |
Family
ID=12622732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04195992A Expired - Fee Related JP3230270B2 (ja) | 1992-01-31 | 1992-01-31 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230270B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766029B1 (en) | 1997-07-16 | 2004-07-20 | Phonak Ag | Method for electronically selecting the dependency of an output signal from the spatial angle of acoustic signal impingement and hearing aid apparatus |
| US8301803B2 (en) * | 2009-10-23 | 2012-10-30 | Samplify Systems, Inc. | Block floating point compression of signal data |
-
1992
- 1992-01-31 JP JP04195992A patent/JP3230270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218803A (ja) | 1993-08-27 |
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Legal Events
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