JPS5963813A

JPS5963813A - 遅延回路

Info

Publication number: JPS5963813A
Application number: JP17374782A
Authority: JP
Inventors: Kazuyoshi Kanematsu; 兼松　和義
Original assignee: Individual
Current assignee: Individual
Priority date: 1982-10-02
Filing date: 1982-10-02
Publication date: 1984-04-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、アナログ信号の時間的遅れをディジタル信号
の時間的遅れによって作る回路に関するものである。

従来、ディジタル信号の時間的遅れを起こす回路として
シフトレジスタがある。シフトレジスタは、各シフトご
との遅延を利用したものであり、遅延時間を変化させる
にはシフト回数を変化させることによっている。したが
って、シフト回数の異なる取り出し端子を選択すること
により、遅延時間を変化させている。これは、端子数、
および選択する回路数だけ回路が複雑となり、ディジタ
ル信号が８ビツトであれば、さらに８倍複雑となる欠点
があった。また、これをＩＣ化しても、削出頻度が低く
高価となる欠点があった。

本発明は、このような欠点を除くためにされたもめで、
第１図について説明すれば、ａ　楽音などのアナログ入力信号（１）は、アナログ・
ディジタル変換回路（２）でサンプリングして、２進コ
ードであるディジタル信号に変換する。

ｂ　このディジタル信号をディジタル・アナログ変換回
路（３）に何ら影響を与えないようにして、随時書き込
み読み出しメモリ（以下１１．ＡＭという）等の記憶回
路（６）に書き込む。

Ｃこの時の記憶回路（６）の記憶番地は、２人力１出力
の選択回路（８）で、計数回路０］）のデーター（仮に
Ａとする）の方に選択する（Ａ番地）。

ｄ　アナログ・ディジタル変換回路（２）から何ら影響
を受けないようにして、記憶回路（６）からディジタル
信号を読み出す。

ｅ　このディジタル信号を、ディジタル・アナログ変換
回路（３）で、アナログ出力信号（４）に変換する。

ｆ　この時の記憶回路（６）の記憶番地は、選択回路（
８）で、計数回路＜１１）のデーター（Ａとした）と遅
延信号（１＠（ディジタル信号として、仮にＢとする）
とを加算回路（９）で、加算した（または、減算した）
データー［（Ａ＋Ｂ）となる〕の方に選択するＣ（Ａ十
Ｂ）番地〕。

ｇａ〜ｆで１サイクル終了である。

ｈ　次のサイクルにおいて、アナログ入力信号（１）は
、アナログ・ディジタル変換してディジタル信号に変え
、このディジタル信号を記憶回路（６）の（Ａ＋１）番
地に書き込み、（Ａ−１−１十Ｂ）番地からディジタル
信号を読み出し、このディジタル信号をディジタル・ア
ナログ変換して、アナログ出力信号（４）に変換する。

ｉ　以下、（Ａ＋２）番地に書き込み、（Ａ−１−２十
Ｂ）番地から読み出す、（Ａ＋３）番地、（Ａ＋３’＋
１３）番地・・・・・・と々る〇ここで、仮に、記憶回
路（６）の番地数を４個とし、各サイクルと計数回路α
力のデーターとを、１サイクル目（１番地）、２サイク
ル目（２番地）、６サイクル目（５番地）、４サイクル
目（４番地）、５サイクル目（１番地）、６サイクル目
（２番腹、７サイクル目（３番地）、・・・・・・とす
る。

さて、５サイクル目では、１番地にディジタル信号を書
き込み１．（１＋Ｂ）番地のディジタル信号を読み出す
。Ｂを仮に１とすると、２番地のディジタル信号を読み
出すことになり、これは２サイクル目の時書き込んだデ
ィジタル信号である。

言い換えれば、３サイクル以前のディジタル信号である
。すなわち、３サイクル分の時間遅れを作ったことにな
り、出力信号（４）に変換すると、出力信号（４）は入
力信号（１）と比べて、５サイクル分だけ遅れた信号と
なる。次に、６サイクル目では、２番地に書き込み、３
番地（Ｂを１としているから）から読み出す。３番地は
、３サイクル目に書き込んだから１１，５サイクル以前
のディジタル信号である。以下同様に、３サイクル分遅
れた信頼性のある出力信号（４）が、安定して長時間に
わたって得られる。

また、５サイクル目の時、Ｂを２とすると、６番地のデ
ィジタル信号を読み出すことになる。これは、３サイク
ル目の時書き込んだディジタル信号であり、２サイクル
以前のディジタル信号である。同様に、Ｂを３とすると
、４番地のディジタル信号を読み出すことになり、１サ
イクル以前のディジタル信号を読み出すことになる。し
たがって、遅延信号＋２０　（Ｂとした）の値の変化に
よって、遅延時間を変えられる。また、１サイクルの時
間を変えることによっても、遅延時間が変えられる。

なお、記憶回路（６）の番地数は、計数回路α優のデー
ターの最大数よシ多ければよいから、この場合４個以上
あればよい。計数回路０■のデーターを４進数としたが
、これを５進数、６進数とするにしたがって、遅延時間
の長いものが得られる。一般に、計数回路０ｐのデータ
ーは、２進数なので桁数を増加させて、これに対処する
。

記憶回路（６）の書き込み、読み出し時間は、短かく、
アナログ・ディジタル変換時間、および、ディジタル・
アナログ変換時の方が長く、これらの変換時間までの短
かい遅延時間を得られる。

入力信号（１）がディジタル信号であれば、アナログ・
ディジタル変換回路（２）を使う必要がなく、出力信号
（４）も、ディジタル的に信号処理するのであれば、デ
ィジタル・アナログ変換回路（３）を使う必要も々く、
完全に、ディジタル的処理を行なうことができる。　　
　　　　゛入力信号（１）の一部を積分して、入力信号の強度信号
に変え、これをアナログ・ディジタル変換して、遅延信
号α１としても使うと、入力信号の強度に応じて遅延時
間の変化する出力信号（４）が得られる。

本発明は、以上のように変化する遅延時間を得られる簡
単で安価な回路である。〔選択回路（８）、加算回路（
９）、計数回路負ηは安価であり、記憶回路（６）は、
集積度が高い割に、使用頻度が高いため安価である。〕
、また、本発明は以下に述べるように音響装置等に利用
でき、利用価値が高い。

ａ　出力信号（４）の一部を弱くして入力信号（１）に
加えることによシ、残響効果を得られる。

ｂ　例えば、音源が右にある音を聞く場合、右の耳には
大きく聞こえ、左の耳には小さく、しかも、右の耳から
左の耳に音が達するまでの時間だけ遅れて聞こえる。し
たがって、立体音響再生装置（一般にステレオセットと
いう）で左右２つのスピーカーを利用する場合、左右の
２つのスピーカーのそれぞれの音量に差をつけて、音量
の小さい方を時間遅れのある音で再生すれば、音量の大
きい方に音源があるように聞こえ、単に、音量差だけを
つけた時より立体感がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図（１）・・・入力信号　（２）・・・アナログ・ディジ
タル変換回路　（３）・・・ディジタル・アナログ変換
回路（４）・・・出力信号　（５）・・・ディジタル信
号線　（６）・・・記憶回路　（７）・・・記憶番地デ
ーター線　（８）・・・選択回路（９）・・・加算回路
　００・・・遅延信号　０◇・・・計数回路αａ・・・
クロック特許出願人　兼　松　和　義

Claims

【特許請求の範囲】ａ　ディ・ジタル入力信号を記憶回路（６）の記憶番地
〔計数回路（１１）のデーター〕に書き込む。ｂ　ディジタル出力信号を記憶回路（６）の記憶番地〔
計数回路（１］）のデーターとディジタル遅延信号（１
０１との和〕から読み出す。ｃ　ａ、ｂを繰り返すことによシ、ディジタル出力信号
をディジタル入力信号より遅延させる。ｄ　ここで、遅延時間は遅延信号（ＩＯによシ変えられ
る。以上のことを特徴と゛する遅延回路。