JPH0468635B2

JPH0468635B2 -

Info

Publication number: JPH0468635B2
Application number: JP60280688A
Authority: JP
Inventors: Takeshi Nakamura
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-12-13
Filing date: 1985-12-13
Publication date: 1992-11-02
Also published as: JPS62139587A

Description

【発明の詳細な説明】［発明の技術分野］この発明は組込音源（プリセツトトーンジエネ
レータ）を備えたサンプリング電子楽器に関し、
特にその発生トーンの切換技術に関する。

［発明の背景］組込音源を備えた従来のサンプリング電子楽器
においては、平常時（ノーマル時）、鍵盤をプレ
イすると、組込音源回路とサンプリング音源回路
の両方が作動して、両者の音が同時に出力される
ようになつている。そしてこの種の従来装置の一
例では両音源回路の各出力チヤンネル上（例えば
サウンド用アンプの入力側）にボリユームが設け
られている。したがつて、サンプルした音で演奏
したい場合には、あらかじめ組込音源用のボリユ
ームをしぼつておくことでスピーカからの組込音
（プリセツトトーン）の放音を防ぐことができる。
また、プリセツトトーンで演奏したい場合にはあ
らかじめサンプル音源用のボリユームをしぼつて
おけばサンプル音がスピーカから放音されること
はない。

しかしながら、実際には使用者は音源切換スイ
ツチ（上記の例におけるボリユーム）の操作を忘
れることが少なくない。

またサンプリング（録音）した後は、再生して
みてよく録音できているか調べるためにもサンプ
ル音での演奏を行うというのが普通である。

従来のものはこのような基本的な使用の実態の
考慮を欠いている。結果として、使用者は、音源
切換スイツチの位置について常に気を使う必要が
あり、サンプリングを行うたびに操作しなければ
ならず、使用者に負担を与えるものとなつてい
る。

［発明の目的］この発明は上述した事情に鑑みてなされたもの
で、その目的とするところは、使用者に上記の負
担を与えることなくサンプルした音のチエツクや
その音での演奏ができるようにしたサンプリング
電子楽器を提供することにある。

［発明の要点］本発明は上記の目的を達成するため、直前にサ
ンプリングが行なわれか否かを識別し、サンプリ
ングが行なわれたことを識別した場合には、サン
プルした音を放音すべき音として自動的にセツト
するようにしたことを要点とするものである。

［実施例］以下、図面を参照してこの発明の一実施例を説
明する。説明は、全体構成、放音機能、CPUデ
ータ読込動作、CPUデータ書込動作、サンプリ
ング動作、具体的動作の順で行う。

具体的動作がこの発明と直接関係ある動作であ
る。

全体構成第１図は実施例の全体構成図である。要素１，
２，３，４を除く部分が音源回路であり、CPU
２の制御の下に各部が駆動される。この音源回路
は大きく分けて、音を波形データ列として記憶す
る音源メモリ１００、この音源メモリ１００をア
クセスするアドレスを与えるアドレス生成回路１
０１、アドレス生成回路１０１に含まれるアドレ
ス歩進回路の歩進速度（したがつて音程）を調整
する音程調整回路１０２、音源RAM（サンプル
メモリ）へサンプルデータを入力するためのサン
プル入力回路１０３、音源メモリ１００からの音
色波形データを最終的な音として出力する出力回
路１０４、音源回路の動作モードを指定するため
のモードフラグ回路より成る。

音源メモリ１００としては、サンプル音等を記
憶するRAM１１以外に、組込音（プリセツトト
ーン）等を記憶するROM１０が備わつている。

アドレス生成回路１０１は、外部音のサンプリ
ングや、内部音データの出力（放音）の際に用い
るアドレス歩進回路を備え、その主要素としてス
タートアドレスラツチ５、エンドアドレスラツチ
６、リターンアドレスラツチ７、アドレスカウン
タ１８、一致回路１９がある。なお、リードライ
トアドレスラツチ２７はCPU２と音源メモリ１
００との間のデータ転送に用いられる。上記アド
レス歩進回路はサンプル音をサンプリングした
り、サンプル音やプリセツトトーンでの演奏を行
う場合に使用される。また、プリセツトトーンで
演奏する場合はROM１０より波形データ列をく
り返し読み出すためのループ読出アアドレス生成
回路として働く。

音程調整回路１０２は周波数設定ラツチ１２、
周波数カウンタ１３、インクリメント回路１４、
出力アンドゲートＡ１等より成り、上記アドレス
歩進回路のアドレス歩進速度を与える。したがつ
て、キー操作部１内の音階キーボード（いわゆる
鍵盤）で演奏を行うときは、音階キーの音程（ピ
ツチ）を与えるような速度でアドレス歩進回路に
対し歩進信号を供給する。また、外部音をサンプ
リングするときは、歩進信号はいわゆるサンプリ
ング周期ごとに発生し、音程調整回路１０２はサ
ンプリング周波数発生回路として働く。

サンプル入力回路１０３はマイク３４、アンプ
３５、Ａ／Ｄコンバータ３０等より成り、Ａ／Ｄ
コンバータ３０はサンプリング周期ごとにサンプ
ル音のアナログ信号をデイジタルの波形データに
変換し、変換出力をサンプルRAM１１へ入力す
る。

出力回路１０４は音源メモリ１００と動作供給
する出力データラツチ１６、Ｄ／Ａコンバータ１
７、音色データにエンベロープを選択的に付与す
るエンベロープ付与回路（エンベロープラツチ２
５、Ｄ／Ａコンバータ２６、乗算回路２２より成
るもの）、アンプ２３及びスピーカ２４により基
本的に構成される。

音源回路は、その基本的な動作モードとして、
CPUデ２が音源メモリ１００よりデータを読み
込むリードモード、CPU２より音源メモリ１０
０へデータを書き込むライトモード、サンプル入
力回路１０３よりサンプル音の波形データを
RAM１１へ入力する入力モード、音源メモリ１
００にある波形データ列を読み出し、出力回路１
０４を通して放音させる放音モードがある。リー
ドフラグ２８とその周辺回路はリードモードの指
定に使用されるモード回路であり、リードフラグ
２８はリードモード時はオン（論理“１”）にセ
ツトされる。ライトフラグ３６とその周辺回路は
ライトモードの指定に使用される回路であり、ラ
イトフラグ３６はライトモードのときオンにセツ
トされる。入力ノード下ではオンフラグ１５と
Ａ／Ｄフラグ２１がオン状態に置かれる。また放
音モードではオンフラグ１５のみがオン状態にな
る。

音源回路以外の部分について、音源回路との関
係を含めて、説明すると、１はキー操作部であ
り、ここでは第２図のａに示すように、上記
ROM１０内に保存されている組込音源（プリセ
ツトトーン）１〜１０に対応する組込音色選択ス
イツチ群Ｔ１〜Ｔ１０と、後述するサンプリング
動作（サンプル音の録音）を指示するサンプリン
グキーSMと、数オクターブからなる音階キー
群、いわゆる鍵盤KBを備えている。第２図のｂ
は上述の組込音色１〜10の波形データ列のスター
トアドレス、エンドアドレス、リターンアドレス
を示し、本例では９ビツト×３×10で構成される
波形アドレステーブルである。

CPU２は制御部で、キー操作部１のキーのオ
ン、オフを検出し、各キーに対応した処理を音源
回路に指令する。３はインターフエイス回路であ
り、CPU２と音源回路とのデータ伝送方向の制
御等を行う。オペレーシヨンデコーダ４はCPU
２から指令を解読し、音源回路の各種ラツチ（ス
タートアドレスラツチ５、エンドアドレスラツチ
６、リターンアドレスラツチ７等々）に与えるラ
ツチクロツクやゲート制御信号等を出力する。
CPU２はデータバスDBに各種ラツチにセツトし
たいデータを乗せた状態でオペレーシヨンデコー
ダ４へ指令を送り、対応するラツチロツクを出力
させることにより、選択したラツチに選択したデ
ータをセツトすることができる。またCPU２は
オペレーシヨンデコーダ４に指令を送り、モメリ
リード信号RMEMを出力させて、Ｇ８をコント
ロールしてリードデータラツチ８のデータを読み
とることができる。このときインターフエイス３
はデータ方向を音源回路からCPUの向きに切り
換えている。Ｇ１〜Ｇ１０は３ステイトバツフア
で構成させるバス開閉スイツチであり、そのコン
トロール入力Ｃが“１”のときオンで入力をその
まま出力し、“０”のときオフで出力をハイイン
ピーダンスの状態にする。９はクロツク発生回路
であり、φ₁、φ₂という２つの交互のパルスを発
生する（第３図参照）。オペレーシヨンデコーダ
４から出力されるクロツク信号CKはすべてφ₂の
パルスに同期している。

放音機能次に、音源回路の基本的機能である放音機能及
び動作を中心として説明する。

音源回路はメモリー（ROM１０やRAM１１）
に書かれた波形データを音階キーに対応した時間
ごとに読み出しアナログに変換することにより音
を出す。例として8bitのデータ８個（実際にサン
プルされる波形データの数はこれよりはるかに多
いが、作図の便宜上８個とした）から構成される
波形を第４図のＡとＢに示す。Ａはメモリー上の
アドレスとそれに対応するデータの関係であり、
Ｂはそのデータを時間Ｔごとに読み出した時の出
力アナログ波形である。ここでｔは音程（ピツ
チ）を決定する時間でありｔを２倍にすれば１オ
クターブ低い音、1/2倍すれば１オクターブ高い
音になる。このｔを調節する回路が周波数設定ラ
ツチ１２、周波数カウンタ１３、インクリメント
回路１４等である。オンフラグ１５は発音する時
“１”、発音しない時“０”にセツトするラツチで
ある。今、音が鳴つていないとしてオンフラグ１
５出力＝０とする。この状態でキー操作部１のあ
る音階キーが押されたとすると、CPU２は周波
数設定ラツチ１２にその音階キーに対応したデー
タをセツトする。オンフラグ１５出力＝０→イン
バータＩ２出力＝１→オアゲートＲ１出力＝１な
のでＧ２＝ON、Ｇ１＝OFFとなり周波数カウン
タ１３には周波数設定ラツチ１２のデータがロー
ドされる（周波数カウンタ１３、2FF等CK1、
CK2を持つものは２相フリツプフロツプＦ／Ｆで
ありCK1で読み込みCK2で出力するものとする。）
例えば、今、周波数設定ラツチ１２のデータが80
（Ｈ）だとすると周波数カウンタ１３出力も80
（Ｈ）となりアンドゲートＡ１の出力＝０となる。
ここでオンフラグ１５に１をセツトするとオアゲ
ートＲ１出力＝０、Ｇ２＝OFF、Ｇ１＝ONとな
る。インクリメント回路１４は、その＋１入力が
１の時入力＋１を出力するインクリメント回路で
あり、インクリメント回路１４では＋１入力が常
に１にしてあるため常に＋１されることになる。
したがつてオンフラグ１５が１となつた次のφ₁
で81（Ｈ）が周波数カウンタ１３に読み込まれ次
のφ₂で出力される。以後これを繰り返しFF（Ｈ）
が出力されるまで続き、FF（Ｈ）が出力されると
Ａ１出力＝１、Ｇ１＝OFF、GF２＝ONとなり
再び周波数設定ラツチ１２から周波数カウンタ１
３に80（Ｈ）がロードされる。これらを繰り返す
ことによつてＡ１出力は80（Ｈ）〜FF（Ｈ）の間
に一回“１”を出すタイマーとなる。この間隔が
第４図Ｃのｔにあたる。

同図のＤに同図のＣと対応する形でオンフラグ
１５の動きを示す。同図Ｃのアナログ波形は出力
データラツチ１６の出力側にあるＤ／Ａコンバー
タ１７の出力を表わすが、オンフラグ１５が０の
ときはインバータＩ２出力＝１→出力データラツ
チ１６のリセツト１となり出力データラツチ１６
出力＝オール０である（出力データラツチ１６等
に示すＲはリセツト入力で、“１”の時リセツ
ト）。Ｄ／Ａコンバータ１７のMSB入力はＩ６を
通るのでこのときＤ／Ａコンバータ１７出力は中
央の電位を示すことになる。

またこの回路ではメモリー（ROM１０や
RAM１１）から波形を読み出す最初のアドレス
（スタートアドレス）、それ以後のアドレスを読ま
ない最後尾アドレス（エンドアドレス）、最後尾
アドレスまで進んだ後に前にもどつて読み始める
戻り先アドレス（リターンアドレス）を持ち、そ
れぞれスタートアドレスラツチ５、エンドアドレ
スラツチ６、リターンアドレスラツチ７にセツト
される。ある波形を読み出す際のこれらの関係の
例を第５図に示す。スタートアドレスラツチ５に
セツトされたアドレスをインクリメントしてエン
ドアドレスまで読むとリターンアドレスにもどり
再びエンドアドレスまでアドレスをインクリメン
トして読む。以後これをオンフラグ１５出力＝０
になるまで繰り返す。オンフラグ１５出力＝０の
時、インバータＩ２出力＝１、ノアゲートNR
１，NR２出力＝０なのでＧ４＝ON、Ｇ３，Ｇ
５＝OFFであり、この間に２相Ｆ／Ｆ群より成
るアドレスカウンタ１８にはスタートアドレスラ
ツチ５のデータがロードされる。このとき周波数
カウンタ１３には前述のとおり周波数設定ラツチ
１２のデータがロードさえている。一致回路１９
は２組の入力が一致した時に１を出力する回路で
あり、今はアドレスカウンタ１８のデータ（＝ス
タートアドレスラツチ５のデータ）≠エンドアド
レスラツチ６のデータなのでその出力は０であ
る。ここで、オンフラグ１５出力＝１にすると、
Ｉ２出力＝０、Ｇ４＝OFF、一致回路１９出力
＝０→アンドゲートＡ５出力＝０よりＧ５＝
ON、インバータＩ４出力＝１によりＧ３＝OFF
となりアドレスカウンタ１８の出力はインクリメ
ント回路２０を通つてアドレスカウンタ１８に戻
る。オンフラグ１５出力が１になつた直後は周波
数カウンタ１３のデータはインクリメントを始め
たばかりでＡ１出力＝０→アンドゲートＡ２出力
＝０インクリメント回路２０の＋１入力＝０でア
ドレスカウンタ１８のデータはインクリメントさ
れない。また出力データラツチ１６のＲ入力はオ
ンフラグ１５出力＝１になると同時に０となつて
はいるがＡ２出力＝０のためアンドゲートＡ７出
力＝０で出力データラツチ１６へのクロツクCK
は出ずＤ／Ａコンバータ１７の出力は中央電位の
ままである。やがて、周波数カウンタ１３のデー
タがオール１となるとＡ１出力＝１、Ａ２出力＝
１、インクリメント回路２０の＋１入力＝１とな
り同時にＧ７＝ONとなつてアドレスカウンタ１
８のデータがアドレスバスABを通つてメモリー
のアドレスADに送られる。Ａ２出力＝１によ
り、インバータＩ３出力＝０→Ａ３出力＝０、ま
た音を鳴らす時にはＡ／Ｄフラグ２１の出力＝０
とするためオアゲートＲ２出力＝０→メモリーの
出力エネーブル＝０、したがつてメモリーの
スタートアドレスよりデータがRAM１１の入力
端子Ｉ／ＯまたはROM１０の出力端子OUTから
出力される。ただし、RAM１１はそのチツプ選
択入力＝０かつ＝０のときデータを出力
し、ROM１０はそのチツプ選択入力＝０、
OE＝０のときデータを出力する。RAM１１と
ROM１０のはインバータＩ８を通つて反転し
ているため同時にアクセスされることはないもの
とする。ここでＡ２出力＝１によりＡ７出力に
φ₁周期のパルスが１つ発生しメモリーから出さ
れたデータを出力データラツチ１６に読み込ませ
る。これがＤ／Ａコンバータ１７によりアナログ
値に変換され乗算回路２２によりエンベロープと
乗算されアンプ２３よりスピーカ２４を通して出
力される。一方インクリメント回路２０を通つて
＋１されたアドレスはφ₁でアドレスカウンタ１
８に読み込まれφ₂でＧ７を通してメモリーのア
ドレス入力ADに入力され＝０となることに
よりメモリーから波形データが出力されさらに出
力データラツチ１６のCKにパルスが入ることで
そのデータが出力データラツチ１６にラツチされ
Ｄ／Ａコンバータ１７→乗算回路２２→スピーカ
２４を通して音出力となる。そしてこの一連の動
作をくり返す度にアドレスカウンタ１８内のデー
タは＋１されて行き、アドレスカウンタ１８の内
容＝エンドアドレスラツチ６の内容となつてさら
にもう１度一連の動作がくり返されると一致回路
１９の出力＝１、Ａ２出力＝１のためＡ５出力＝
１でNR２出力＝０→Ｇ５＝OFF，Ｉ４出力＝
０、NR１出力は１（オンフラグ１５の出力＝１
のため）→Ｇ３ONとなる。したがつてエンドア
ドレスに対応するデータが出力データラツチ１６
にラツチされるときにはリターンアドレスラツチ
７内のデータがアドレスカウンタ１８に読み込ま
れ、メモリーのアドレスの戻りが実現される。こ
れ以後はオンフラグ１５に０がセツトされるまで
リターンアドレスから、エンドアドレスまでのデ
ータをくり返し出力することになる。なお、リタ
ーンアドレスとエンドアドレスを同一の値にセツ
トした場合は、ハード的に、エンドアドレスのと
ころでアドレスが停止する。また当然のことだ
が、途中のアドレスからエンドアドレスまでが無
音領域（10000000のデータ領域）となつている場
合は、途中のアドレス以降はＤ／Ａコンバータ１
７の出力は中央電位となつてしまうため、事実上
スピーカ２４からは何も出力されず消音状態とな
る。この代表例をあげると、後述するサンプリン
グにおいてサンプル音の実際の録音領域（有効デ
ータ領域）がRAM１１上のサンプリング領域の
途中で終つた場合に、サンプル音演奏における１
回の音階キー操作に対しサンプル音が１回だけ出
力されるという結果をもたらす。乗算回路２２は
ａ入力波形の振幅をｂ入力電圧に応じて伸長また
は圧縮する乗算回路であり、メモリーから読み出
した波形にエンベロープをかける時には、CPU
２が出力が希望する振幅となるような値をエンベ
ロープラツチ２５にCK（ENV）を介してセツト
する。エンベロープラツチ２５の値はＤ／Ａコン
バータ２６によりアナログ電圧に変換され乗算回
路２２の伸長率ないし圧縮率入力となる。

CPUデータ読出動作次にCPUがメモリ内のデータを読み出す場合
の動作について説明する。

まず、オンフラグ１５の内容＝０つまり発音し
ていない場合について述べる。リードフラグ２８
＝１、ライトフラグ３６＝Ａ／Ｄフラグ２１＝０
とセツトすると、オンフラグ１５＝０→Ｉ２出力
＝１→Ｒ１出力＝１→Ｇ２ONにより、周波数カ
ウンタ１３には周波数設定ラツチ１２の音階デー
タがロードされるのでＡ１出力＝０→Ａ２出力＝
０→Ｉ３出力＝１となりアンドゲートＡ４＝１で
あるからアンドゲートＡ６出力よりφ₁に周期し
たパルスが出力されリードデータラツチ８に入力
がとりこまれる。この時Ａ２＝０なのでＧ７＝
OFF、Ｇ６ON（インバータＩ５のため）となり
メモリーのアドレスADにはリードライトアドレ
スラツチ２７の内容が入力され、またライトフラ
グ３６＝０によりアンドゲートＡ３＝０かつＡ／
Ｄフラグ２１＝０よりアンドゲードＡ８出力＝０
→Ｒ２出力＝０で＝０となりリードライトア
ドレスラツチ２７によつて指定されたデータが出
力される。そこでリードライトアドレスラツチ２
７にあらかじめメモリー内の読み出したいアドレ
スをセツトしておきライトフラグ３６、Ａ／Ｄフ
ラグ２１＝０、リードフラグ２８＝１をセツトす
れば、メモリー内の指定したアドレスのデータを
リードデータラツチ８に読み込ませることができ
る。その後でCPU２はオペレーシヨンデコーダ
４にRMEN＝１を出力させG8をONすることで
リードデータラツチ８内のデータをバスDBを通
して読むことができる。またリードフラグ２８に
セツトされた１はリードデータラツチ８への読み
込みクロツクと同時のφ₁で2FF２９に読み込まれ
次のφ₂で出力されることによりリセツトされリ
ードフラグ２８＝０となるためリードデータラツ
チ８の読み込みクロツクが２発以上でるのを防
ぐ。またオンフラグ１５＝１（発音中）の場合は
上記の動作を出力データラツチ１６が波形のデー
タを読み込むサイクルまたはＡ／Ｄコンバータ３
０からのデータの書き込みサイクル（後述）（φ₂
から次のφ₂までを１サイクルと呼ぶものとする）
以上のサイクルで行なうことになる。すなわちＡ
１出力＝１となるのは波形データ読み込みサイク
ルとＡ／Ｄコンバータ３０の書き込みサイクル時
だけでありそれ以外は０なので、Ａ１出力＝０の
サイクルにＡ２＝０となることで上の動作が行な
われる。

CPUデータ書込動作次にCPU２がRAM１１にデータを書き込む場
合の動作について説明する。リードライトアドレ
スラツチ２７に書き込みたいアドレス、ライトデ
ータラツチ３１に書き込みたいデータをセツトす
る。その後ライトフラグ３６＝１とセツトすると
先の読み出しの場合と同様にオンフラグ１５＝０
のときはセツト直後のサイクルで、オンフラグ１
５＝１のときは波形データ読み込みサイクルまた
はＡ／Ｄコンバータ３０書き込みサイクル以外の
サイクルで、Ａ３出力＝１→Ａ２＝１となる。こ
の時Ｇ９＝ONとなりが１となることでライ
トデータラツチ３１のデータがRAM１１のＩ／
Ｏに入力されナンドゲートNA１によりφ₁同期の
ロウアクテイブパルスが書込エネーブルに入
力される。またこのときにはＧ７＝OFF、Ｇ６
＝ONとなつているのでリードライトアドレスラ
ツチ２７にセツトされたアドレスにライトデータ
ラツチ３１にセツトされたデータが書き込まれる
ことになる。このRAM１１へのCPU書き込みサ
イクルは2FF３２により読み出しと同様にして１
サイクルだけになる。

サンプリング動作次にサンプリングの場合の動作について説明す
る。まずCPU２は以下のデータを各ラツチにセ
ツトする。

周波数設定ラツチ１２にサンプリング周波数に
対応する値。スタートアドレスラツチ５にサンプ
リング領域のスタートアドレス。エンドアドレス
ラツチ６にサンプリング領域のエンドアドレス。
リターンアドレスラツチ７にエンドアドレスラツ
チ６と同じ値。

その後でオンフラグ１５＝１、Ａ／Ｄフラグ２
１＝１とする。オンフラグ１５＝１より周波数設
定ラツチ１２はカウントを開始し、Ａ１出力はサ
ンプリング周期ごとに１となりその信号でアドレ
スカウンタ１８にセツトされている値をアドレス
バスABに出力しながらインクリメント回路２０
を通してインクリメントする。アドレスカウンタ
１８よりアドレスバスABに出力されるサイクル
ではＡ／Ｄフラグ２１＝１により、Ａ８出力＝１
→Ｒ２＝１となり、NA１からφ₁同期パルスが
WEに入り、Ｉ／ＯのデータがRAM１１の指定
アドレスに書き込まれる。Ａ／Ｄコンバータ３０
はTRIGERにパルスが入ると前回のTRIGER入
力時にＡ／Ｄ変換した値をOUTに出力させ新た
にＡ／Ｄ変換を開始する。なお、2FF３３はＡ／
Ｄコンバータ３０のTRIGGER入力にひげのない
きれいなパルスをRAM１１の書き込みサイクル
と矛盾なく入れるためのものである。ところで、
Ａ／Ｄコンバータ３０よりRAM１１へ入る最初
の２個分のデータは今回のサンプリング音のデー
タはない。そしてCPU２はサンプリングアドレ
スが上述の設定したスタートアドレスより２つ多
い値になると、サンプリング音の本当のデータの
開始を検出するため、アドレスを（スタートアド
レス＋２）に固定した状態で、Ａ／Ｄコンバータ
３０よりRAM１１へ書き込まれたデータをCPU
２内に取り込み、データのゼロクロスの発生の有
無をチエツクする。具体的にいえば、CPU２は
Ａ／Ｄコンバータ３０の書込サイクルがなされた
後、次の書き込みサイクルとなるまでの間に、オ
ンフラグ１５をオフにして、上述したメモリ（こ
こではRAM１１）よりデータを読み出す処理を
行い、読み込んだデータがあるレベル（例えば
Ａ／Ｄコンバータ３０のLSBに対応するレベル）
に達しているか否かを判定し、達していない場合
には、アドレスの更新を防ぐためスタートアドレ
スラツチ５にゼロクロス検出位置のアドレス（こ
れはサンプリング領域のスタートアドレスより２
つ大きい値で、ゼロクロス発生チエツクのデータ
読込のためにCPU２がスピーカ２４にセツトす
るアドレスに等しい）をスタートアドレスラツチ
５にセツトしてからオンフラグ１５をオンに戻
す。この一連の動作はCPU２がゼロクロスの発
生を検出するまで続けられる。ゼロクロスの発生
を検出した場合は、それ以降のCPU２へのデー
タ取り込みは行なわず、アドレスカウンタ１８は
（スタートアドレス＋２）のアドレスよりインク
リメントを続ける。これにより、マイク３４、ア
ンプ３５を介して入力される実際のサンプル音
が、Ａ／Ｄコンバータ３０によりサンプリング周
期ごとにＡ／Ｄ変換され、RAM１１へ順次書き
込まれていく。そしてサンプリング領域の最後ま
で書き込むと一致回路１９＝１となり、次のサン
プリングタイム（Ａ１出力＝１）ではＡ５出力＝
１となつてＡ／Ｄフラグ２１はリセツトされサン
プリングを終了する。

具体的動作次に、この発明と直接関係する実施例の具体的
動作について、第６図のCPU処理フローを参照
して説明する。(イ)、まずプリセツトトーンNo.１の
選択スイツチＴ１を押してから鍵盤KBをプレイ
し、(ロ)その後サンプリングキーを押して外部音
（サンプル音）を録音させてから鍵盤KBをプレ
イしたとして説明を行う。

(イ)の場合まず第２図のＴ１が押されると、CPU２は第
６図の処理ａでキーサンプリング処理中で押鍵有
を検知し、処理ｂで押鍵の種類を判断する。今押
鍵はＴ１であるから処理ｃへと進む。処理ｃで
は、前述の第２図ｂの波形アドレステーブルのＴ
１に対応するアドレスを計算する。次に処理ｄで
はＴ１に対応するアドレスからスタートアドレ
ス、エンドアドレス、リターンアドレスを読み出
し、まず、スタートアドレスを第１図のインター
フエイス３を介してバスDB上に送出する。同時
に第１図のオペレーシヨンデコーダ４からクロツ
クCK（STAD）がスタートアドレスラツチ５に
送られバスDB上のデータがスタートアドレスラ
ツチ５にラツチされる。以上同様にしてエンドレ
スがエンドアドレスラツチ６に、リターンアドレ
スがリターンアドレスラツチ７に順次ラツチされ
る。

今、組み込み音色Ｔ１のスタートアドレス
STAD＝“100000000”、エンドアドレスENDAD
＝“100001111”、リターンアドレスRTAD＝
“100000000”がセツトされた事になる。

今、オンフラグ１５＝“０”でありＩ２＝“１”
→Ｇ４ON、Ｇ３、Ｇ４OFFであるので第１図の
アドレスカウンタ１８には、スタートアドレスラ
ツチ５の内容つまり“100000000”が出力される。

次にCPU処理は、再び第６図、処理ａのキー
サンプリングへと移り、新しいキーが入力される
までキーサンプリング処理をくり返す。

しかる後、第２図の鍵盤KB上の音階キーが押
されると、CPU処理は第６図の処理ａから処理
ｂのキー分け処理へと移る。今押鍵が音階キーで
あるので処理はｈの周波数データ計算へと進む。
ここでCPUは押された音階キーの音程に対応す
る周波数データを計算し求める。次に処理ｉでは
処理ｈで求めた周期数データを第１図のインター
フエイス３を介してDB上に送出するとともに、
オペレーシヨンデコーダ４からはクロツク信号
CK（fSET）が周波数設定ラツチ１２に送られ、
押鍵された音階キーに対応する周波数データが周
波数設定ラツチ１２にセツトされる。処理ｊでは
オンフラグ１５に“１”をセツトする。前述のよ
うにオンフラグ１５に“１”をセツトすると、Ｉ
２＝“０”→Ｇ４“OFF”、Ｇ５“ON”、Ｇ３
“OFF”となりアドレスカウンタ１８にはインク
リメント回路２０の出力が供給される。しかる
後、周波数カウンタ１３がカウントアツプされオ
ール“１”となると、Ａ１出力“１”→Ａ２出力
“１”→インクリメント回路２０の＋１入力“１”
→Ｇ７“ON”、Ｇ６“OFF”となり、アドレス
バスAB上にＧ７を介してアドレスカウンタ１８
の内容が出力される。すでに述べたようにアドレ
スカウンタ１８には、音色１のスタートアドレス
“100000000”がセツトされているため、ABの最
上位ビツトは“１”となる。ABの最上位ビツト
はRAM１１の及びインバータＩ８を介して
ROM１０のに接続されている。つまり、アド
レスAB最上位ビツトが“１”の時RAM１１の
CS＝“１”、ROM１０の＝“０”となりRAM
１１は非選択、ROM１０は選択状態となる。ア
ドレスの下８ビツトは、RAM１１、ROM１０
の端子ADに接続されており、その値は
“00000000”である。今、Ａ２“１”→Ｉ３
“０”、Ａ４，Ａ３“０”であるのでRAM１１、
ROM１０の読出イネーブルに接続されたオア
ゲートＲ２は“０”となり選択状態のROM１０
の出力端子OUTよりアドレス“00000000”のデ
ータが出力される。以上のように本実施例では、
スタートアドレス、エンドアドレス、リターンア
ドレスを９ビツトデータとしているがその最上位
ビツトはRAM１１、ROM１０の切換に使用し
ている。

続く処理ｋでは、CPU２はインターフエイス
３を介してDB上にエンベロープデータを送出す
ると同時にエンベロープラツチ２５にCK（ENV）
を送り、エンベロープデータの設定を行ない再び
キーサンプリング処理ａへと戻る。前述のように
アンドゲートＡ１からは、周波数設定ラツチ１２
にセツトされた値によつて決定される周期でパル
スを発生するため、アドレスカウンタ１８は順次
インクリメントされ、ROM１０のアドレス
“00000000”よりエンドアドレス“00001111”ま
でを繰り返しアクセスするものである（リターン
アドレス＝スタートアドレスのため）。以上のよ
うにして組み込み音色Ｔ１の発音が行なわれる。

(ロ)の場合次に第３図のサンプリングキーSMが押される
と、CPU２は第６図の処理ａのキーサンプリン
グ中で押鍵有を検知し処理ｂで押鍵の種類を判別
する。今、押鍵はサンプリングキーであるから
CPU２の処理は、処理ｅへと進む。

ここで、上記のサンプリング動作のところで述
べたように、周波数設定ラツチ１２にサンプリン
グ周波数のデータを、スタートアドレスラツチ５
にサンプリング領域のスタートアドレスを、エン
ドアドレスラツチ６にサンプリング領域のエンド
アドレスを、リターンアドレスラツチ７にエンド
アドレスと等しいリターンアドレスをセツトす
る。なおこの場合はRAM１１の選択であるから
最上位ビツトは“０”とされる。次に処理ｆでオ
ンフラグ１５＝“１”、Ａ／Ｄフラグ２１＝“１”
にセツトし、かつ、上述した最初の有効データ
（ゼロクロス）の検出を（スタートアドレス＋２）
の位置で実行し、サンプリングをスタートさせ
る。続く、処理ｇではCPU２はサンプリングの
終了まちとなる。すなわち、内部のソフトウエア
タイマーのタイムアウトを見ることでサンプリン
グの終了を検知する。サンプリングスタート時点
（ゼロクロス検出時点）からサンプリングが続け
られエンドアドレスに達する時間はゼロクロス検
出アドレス（サンプリング領域のスタートアドレ
スに２加えた値）とエンドアドレスの値及び周波
数設定ラツチ１２にセツトしたサンプリング周波
数データと関係するサンプリング周期とから求め
ることができる。すなわちCPU２はこの処理ｇ
で、エンドアドレスに達するまでの時間（サンプ
リング終了時間）をタイマーにセツトし、タイム
アウトになるのを待つ。サンプリングが終つたと
き、スタートアドレスラツチ５にはサンプル音の
実際の開始のアドレス、エンドアドレスラツチ６
にはサンプリング領域のエンドアドレス、リター
ンアドレスラツチ７はこれと同じ値のリターンア
ドレスが入つたままになつている。

しかる後、第３図に鍵盤KB上の音階キーが押
されると、CPUは処理ｂ，ｆ，ｉ，ｊ，ｋと進
み、周波数設定ラツチ１２のセツト、オンフラグ
１５の“１”セツト等を行なう。しかし、今スタ
ートアドレスラツチ５、エンドアドレスラツチ
６、リターンアドレスラツチ７にはサンプリング
時の値がラツチされており、その最上位ビツトは
“０”である。つまり今回は、ROM１０は非選
択、RAM１１は選択状態にあり、サンプル音デ
ータがRAM１１より出力されることになる。

以上の説明からわかるように、サンプリンクが
行なわれたときは録音の後、ただちにサンプル音
での演奏を行なうことができる。

［変形例］上記実施例では、サンプリング音と組み込み音
色の切換を、CPU２によるスタートアドレスラ
ツチ５、エンドアドレスラツチ６、リターンアド
レスラツチ７の書換により実現しているが、その
他の任意の適当な手段を用いてもよい。

なお、上記実施例ではサンプル音再生における
ループ機能はもたせていないが、もたせるように
してもよい。この場合、ループの設定はサンプリ
ング（録音）完了後に行うことができる。例えば
キー操作部１内にループ指示キーを設け、このキ
ーがオンされるとCPU２がループのエンドアド
レスを見つけるためサンプリング領域のエンドア
ドレスよりアドレスをデクリメントして有効デー
タの始まりを見つけ、これをループエンドアドレ
スとしてエンドアドレスラツチ６にセツトし、リ
ターンアドレスラツチ７にはループスタートアド
レス（これはスタートアドレスラツチ５にセツト
されている値）と同じ値をループリターンアドレ
スとしてセツトすることにより、自動ループ設定
が行なえる。もちろんループリターンアドレスは
第５図に例示するようにループスタートアドレス
とは異なるポイントでもよい。いずれにしても、
ループ設定は、サンプルした音の再生の仕方に関
することであり、広い意味でサンプリング処理に
含まれるものである。したがつて、次の音階キー
操作で使用される音源は組込音源ではなく、サン
プル音源である。

［発明の効果］以上詳細に説明したように、本発明ではサンプ
リングが行われたことを識別し、その場合に放音
させるべき音としてサンプルした音を自動的に選
択するようにしているため、サンプリング、サン
プル音での演奏というサンプリング楽器の基本的
機能が保証され、サンプル音選択のための手動切
換操作を必要としない。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成図、第２図
はａに第１図のキー操作部１の部分概略レイアウ
トを、ｂに10個の組込音色のアドレスポインタの
テーブルを示す図、第３図、第４図、第５図は第
１図の音源回路の説明に用いた図、第６図はこの
実施例による処理のフローチヤートである。２……CPU、５……スタートアドレスラツチ、
６……エンドアドレスラツチ、７……リターンア
ドレスラツチ、１０……ROM（組込音メモリ）、
１１……RAM（サンプル音メモリ）、SM……サ
ンプリングキー、KB……鍵盤、Ｔ１〜Ｔ１０…
…組込音色スイツチ。

Claims

【特許請求の範囲】１サンプリングが行われると、発音すべき音と
して上記サンプリングした音を自動的に選択する
サンプリング音選択手段と、ユーザーによる演奏操作に従つて、音高を指定
するマニユアル演奏操作子と、このマニユアル演奏操作子が操作されると、上
記サンプリング音選択手段にて自動的に選択され
た音を上記操作されたマニユアル演奏操作子の指
定する音高でもつて発音するよう指示する発音指
示手段と、を有することを特徴とするサンプリング電子楽
器。