JPH0799478B2

JPH0799478B2 - 電子楽器

Info

Publication number: JPH0799478B2
Application number: JP60261499A
Authority: JP
Inventors: 隆松田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-11-22
Filing date: 1985-11-22
Publication date: 1995-10-25
Anticipated expiration: 2010-10-25
Also published as: JPS62121498A

Description

【発明の詳細な説明】［発明の技術分野］この発明はメモリから楽音波形データを音高に対応した
速度で読出し楽音を作成する電子楽器に関する。

［従来技術］従来より波形メモリに楽音波形を書き込み可能とし、所
定の波形を書き込んだ後、音階に対応する速度で読み出
し制御して楽音を発生する技術が提案されている。

例えば、特開昭51−78219号公報によれば、２つの波形
記憶エリアを波形メモリに設け、交互に１周期分の波形
を書き込みながら、書き込みをしていない側の波形記憶
エリアの内容を順次くりかえし読み出すようにして、時
間とともに変化する波形の発生を可能としている。

［従来技術の問題点］しかしながら、上記従来技術によれば、２つの波形記憶
エリアに対して交互にリードとライトとの状態の切換え
をしなければならぬため、アドレス変更制御が複雑にな
り、また、波形の変更をひんぱんに行うには、波形記憶
エリアへの波形の書込みを高速にしなければならず、ハ
ード的に負担がかかることになる。また、少なくとも２
つの波形記憶エリアを波形メモリに用意しなければなら
ぬため、波形を長時間にわたり記憶する、例えば多数周
期の波形を記憶する場合は、メモリ容量を大きくしなけ
ればならないという問題が生じてくる。

［発明の目的］この発明は上述した事情に鑑みてなされたもので、その
目的とするところは、高速処理制御を必要とすることな
く、またメモリ容量を増大することなく時間とともに変
化する楽音の発生を可能とした電子楽器を提供するもの
である。

［発明の要点］本発明は、予め波形記憶手段に記憶されている波形信号
の内、始端のアドレスと終端とアドレスとで指定される
所定区間を巡回指定する読み出しアドレスに従って順次
繰り返し再生する過程において、この読み出しアドレス
の読み出しタイミングとは異なるタイミング下で書込み
アドレスに対応する記憶領域の波形信号を新たに書き換
えることを要点としている。

［実施例］以下、図面を参照して一実施例を説明する。

まず、第１図乃至第４図を用いて具体的な回路構成を説
明する。

図中11はキーボードであり、音階キー及び各種制御キー
（音色選択キー等）から構成される。そしてこのキーボ
ード11の各キーの出力はCPU（中央処理装置）12に入力
する。即ちCPU12は制御部であり、キーボード11のキー
のON、OFFを検出し各キーに対応した処理を行う。

IF13はCPU12と他の回路とのデータのやりとりを円滑に
行なうための回路、即ちインターフェイス回路であり、
CPU12から各種ラッチへ、逆に各種ラッチからCPU12への
ようなデータ伝送方向の制御等を行なう。オペレーショ
ンデコーダ14はCPU12からの指令を解読し各種ラッチク
ロックCK（ONFラッチ15）、CK（WFラッチ16）、CK（RF
ラッチ17）、CK（RTADラッチ18）、CK（STADラッチ1
9）、CK（ENDADラッチ20）、CK（RWADラッチ21）、CK
（WDATAラッチ22）、CK（fSETラッチ23）やゲート制御
信号（RRAM）を出力する。CPU12はデータバスDBに各種
ラッチ（RTADラッチ18、STADラッチ19、ONFラッチ15等
データバスDBが入力となっているもの）にセットしたい
データを乗せた状態で、オペレーションデコーダ14に指
令を送り、対応するラッチクロックを出力させる。これ
によりデータバスDBが入力となっている任意のラッチに
任意のデータがセットできる。また、信号RRAMを出力さ
せてゲートG8を開成させることにより、RDATAラッチ24
のデータをCPU12は読みとることができる。

ゲートG1〜G9は、３ステイトバッファである。コントロ
ール入力Ｓが「１」の時入力をそのまま出力し、「０」
の時出力オフする（ハイインピーダンス）。

クロックジェネレータ25はクロック発生回路であり、φ
_１、φ_２の２つの交互パルスを出力する。オペレーショ
ンデコーダ14から出力されるCKはすべてφ_２周期であ
る。

上記RAM35は楽音波形データを記憶する。例として、8bi
tのデータが８個から構成される楽音波形データを第２
図に示す。第３図はそのデータを時間ｔごとに読み出し
た出力アナログ波形である。ｔは音程を決定する時間で
ある。例えばｔを２倍にすると１オクターブ低い音、1/
2にすると１オクターブ高い音になる。

この音程を決定する時間ｔを調節する回路が、fSETラッ
チ23、fCNTラッチ26、インクリメント回路27等音階クロ
ックの作成回路である。ONFラッチ15は発音する時
「１」、発音しない時「０」にセットするラッチであ
る。音が鳴っていない時、ONFラッチ15の出力は「０」
である。そしてその出力はインバータI2及びオアゲート
R1を介しゲートG2に制御信号として入力するほか、更に
インバータI1を介しゲートG1に制御信号として入力す
る。またラッチONF15の出力はアンドゲートA2にアンド
ゲートA1の出力と共に入力する。そしてアンドゲートA2
の出力はインバータI3を介しアンドゲートA3、A4に入力
するほか、直接アンドゲートA7にクロックφ_１と共に入
力する。またアンドゲートA2の出力は直接ゲートG7の制
御端子Ｓ、アンドゲートA5に入力すると共にインクリメ
ント回路28に＋１信号として印加され、更にインバータ
I5を介してゲートG6の制御端子Ｓに入力する。

この状態でキーボード11のある音階キーが押されたとす
ると、CPU12はfSETラッチ23にその音階に対応したデー
タをセットする。この場合ONFラッチ15の出力が「０」
となり、したがってインバータI2出力「１」、したがっ
てオアゲートR1出力「１」なのでゲートG2はオン、ゲー
トG1はオフとなり、fCNTラッチ26には、fSETラッチ23の
データがロードされる。

例えば、fSETラッチ23のデータが80（Ｈ）（Ｈは16進コ
ードであることを示す）だとすると、fCNTラッチ26出力
も80（Ｈ）となりアンドゲートA1出力は「０」となる。
ここで、ONFラッチ15を「１」にセットすると、オアゲ
ートR1出力が「０」となりゲートG2がオフ、ゲートG1が
オンとなる。インクリメント回路27、28は＋１入力が１
の時、入力＋１を出力する回路である。インクリメント
回路27では、＋１入力は常に１にしてあるのでいつも＋
１される。ONFラッチ15が１となった次のφ_１で81
（Ｈ）がfCNTラッチ26に読み込まれ、次のφ_２で出力さ
れる。次のφ_１では82（Ｈ）が読み込まれ、次のφ_２で
出力される。以後これを繰り返し、FF（Ｈ）が出力され
るまで続く。FF（Ｈ）が出力されるとアンドゲートA1出
力は「１」となり、ゲートG1オフ、ゲートG2オンとなり
再び80（Ｈ）がfCNTラッチ26にロードされる。この動作
を繰り返すことによりアンドゲートA1出力は80（Ｈ）〜
FF（Ｈ）の時間に一発の「１」信号を出すタイマー出力
となる。上記fCNTラッチ26、アンドゲートA3、A4角出力
が夫々入力する2FF（１）ラッチ29、2FF（２）ラッチ30
のようにCK1、CK2の２つのクロック端子を持つものは２
相フリップフロップであり、CK1で読み込みCK2で出力す
る。なお、2FF（１）ラッチ29、2FF（２）ラッチ30各出
力がWFラッチ16またはRFラッチ17の各リセット入力端子
Ｒに入力する。

D/A変換器31の出力のアナログ波形は、ONFラッチ15が
「０」の時は、インバータI2出力が「１」、SOUTラッチ
32のＲ入力が「１」となり、SOUTラッチ32出力が「０…
…０」となって（SOUTラッチ32、WFラッチ16、RFラッチ
17等のＲはリセット入力を示す）、D/A変換器31のMSB入
力はインバータI6を通るのでこの場合のD/A変換器31の
出力は最大出力の半分の電位となる。なおアンドゲート
A4の出力はクロックφ_１と共にアンドゲートA6に入力
し、またアンドゲートA06、A7の各出力はまたRDATAラッ
チ24、SOUTラッチ32の各クロックとなる。またこのSOUT
ラッチ32のリセット信号はインバータI2の出力である。

また、波形を読み出す最初のアドレス（スタートアドレ
ス）とそれ以後のアドレスを読まない最後尾アドレス
（エンドアドレス）と最後尾アドレスの次に前にもどっ
て読み始める戻り先アドレス（リターンアドレス）とを
持ち、これらはそれぞれ順に、STADラッチ19、ENDADラ
ッチ20、RTADラッチ18にセットされる。スタートアドレ
スデータから順にアドレスを＋１してエンドアドレスま
で読むと、リターンアドレスにもどり再びアドレス順に
エンドアドレスまで行く。以後これをONFラッチ15が
「０」になるまでくり返す。

ONFラッチ15が「０」の時、インバータI2出力が「１」
となり、インバータI2の出力とアンドゲートA5の出力が
インバータI4を介し入力され、ノアゲートNR1出力及び
ノアゲートNR2出力が「０」となるのでゲートG4オン、
ゲートG3、G5オフである。この間に２相フリップフロッ
プよりなるSADラッチ33には、STADラッチ19からのスタ
ートアドレスデータがゲートG4を介しロードされる。こ
の時fCNTラッチ26には前述したようにfSETラッチ23から
のデータがロードされている。

一致回路34はENDADラッチ20からのエンドアドレスデー
タとSADラッチ33からのスタートアドレスデータ又はリ
ターンアドレスデータとが一致した時に「１」を出力す
る回路であり、今はSADラッチ33のスタートアドレスデ
ータとエンドアドレスデータが一致しないので出力は
「０」である。なお、一致回路34の出力はアンドゲート
A5に入力する。

ここで、ONFラッチ15の出力を「１」にすると、インバ
ータI2出力が「０」によりゲートG4がオフとなり、一致
回路34の出力が「０」、アンドゲートA5の出力が「０」
となって、ゲートG5がオンされるとともに、インバータ
I4の出力が「１」となってゲートG3がオフされる。これ
によりSADラッチ33の出力はインクリメント回路28を通
って戻ってくることになる。

ONFラッチ15が「１」になった直後は、fCNTラッチ26の
データはインクリメントを始めたばかりであり、アンド
ゲートA1出力は「０」であり、アンドゲートA2出力も
「０」となって、インクリメント回路28の＋１入力端子
には「０」信号が与えられるのでSADラッチ33のデータ
はインクリメントされない。またSOUTラッチ32のＲ入力
は、ONFラッチ15の出力が「１」となると同時に「０」
となってはいるが、アンドゲートA2出力が「０」のため
アンドゲートA7出力が「０」でSOUTラッチ32のCK端子に
「１」信号が与えられないのでD/A変換器31の出力は最
大出力の半分の電位のままである。なお、このD/A変換
器31にはアンプ36、スピーカ37が直列接続されている。

上記fCNTラッチ26のデータが「FF（Ｈ）」になると、ア
ンドゲートA1出力が「１」となり、アンドゲートA2出力
が「１」となって、インクリメント回路28の＋１入力端
子に「１」信号が与えられる。同時にゲートG7がオンと
なりSADラッチ33のデータがRAM35のアドレス入力端子AD
が送られる。また、アンドゲートA2の出力が「１」であ
ることにより、インバータI3の出力が「０」となり、ア
ンドゲートA3の出力が「０」となって、RAM35の▲
▼端子入力が「０」となる。よってRAM35のSADアドレス
データ（すなわちこの時はスタートアドレスデータ）が
RAM35のI/O端子から出力される。上記▲▼端子は
「０」の時にデータをI/Oから出力させるコントロール
信号が入力される。ここで、アンドゲートA2出力が
「１」となることによりアンドゲートA7出力にクロック
パルス信号φ_１が１つ表われRAM35のデータをSOUTラッ
チ32に読み込ませる。これがD/A変換器31によりアナロ
グ信号に変換されアンプ36を介してスピーカ37を通して
出力される。

一方、インクリメント回路28を通って＋１されたデータ
はクロックパルス信号φ_１の印加時にSADラッチ33に読
み込まれる。以後、fCNTラッチ26のデータが「FF
（Ｈ）」になるたびに（すなわち時間ｔ経過ごとに）SA
Dラッチ33のデータがゲートG7を通してRAM35のアドレス
入力端子ADに入力され、▲▼端子に「０」信号が与
えられることによりRAM35のそのアドレスのデータがI/O
に出力され、SOUTラッチ32のCK端子にパルスが入ること
で、そのデータがSOUTラッチ32にラッチされ、D/A変換
器31、アンプ36、スピーカ37を通じ出力される。なお、
データのMSB（最上位ビット）には、インバータI7を介
しSOUTラッチ32にラッチされる。そして、この一連の動
作の度にSADラッチ33からのデータは＋１されていき、
やがてSADラッチ33のデータがエンドアドレスデートと
等しくなる。その状態で前述の一連の動作が行なわれる
と、一致回路34の出力は「１」、アンドゲートA2出力は
「１」となるため、アンドゲートA5出力は「１」で、ノ
アゲートNR2出力は「０」となってゲートG5がオフさ
れ、インバータI4出力が「０」、ノアゲートNR1出力が
「１」となりゲートG3がオンされる。これにより、次に
エンドアドレスデータがSOUTラッチ32にラッチされる時
にはリターンアドレスデータがSADラッチ33に読み込ま
れRAM35のアドレスの戻りが実現される。以後はONFラッ
チ15に「０」がセットされるまでリターンアドレスとエ
ンドアドレスの間のアドレスデータをくり返し出力す
る。

次にCPU12がRAM35にデータを書き込む動作について第５
図のタイムチャートを参照して説明する。

まず、音色スイッチをオンするとRWADラッチ21に書き込
むアドレス「０」、WDATAラッチ22に書き込むデータ「1
1000000」をセットする。その後WFラッチ16に「１」を
セットすると、セット直後のサイクルで、アンドゲート
A3の出力が「１」となる。この時ゲートG9がオンしRAM3
5の▲▼端子入力が「１」となることでWDATAラッチ
22のデータ「11000000」がI/Oに入力され、ナンドゲー
トNA1によりφ_１周期のlowレベルアクティブパルスがRA
M35の▲▼端子に入力される。また、この時にはゲ
ートG7がオフ、ゲートG6がオンとなっているので、RWAD
ラッチ21に示すアドレス「０」にデータが書き込まれる
ことになる。このRAM35へのCPU12の書き込みサイクルは
2FF（１）ラッチ29により１サイクルだけになる。次
に、RAM35の１番地には、データ「11100000」が書き込
まれ、以後７番地までデータが書き込まれる。その後、
CPU12は、データ「０」を出力し、クロックCK（STADラ
ッチ19）によりSTADラッチ19にスタートアドレスデータ
「０」がセットされる。次に、CPU12はデータ「０」を
出力し、クロックCK（RTADラッチ18）によりRTADラッチ
18によりリターンアドレスデータ「０」がセットされ
る。更に、CPU12はデータ「７」を出力し、クロックCK
（ENDADラッチ20）によりENDADラッチ20にエンドアドレ
スデータ「７」がセットされる。

次にCPU12がRAM35の楽音波形データ以外のデータを読み
取る際の動作をまずONFラッチ15が「０」すなわち発音
していない場合を述べる。

RFラッチ17に「１」WFラッチ16に「０」をセットする
と、ONFラッチ15出力が「０」だからオアゲートR1の出
力が「１」となってゲートG2のオンにより、fCNTラッチ
26にはfSETラッチ23の音高データが入っているので、ア
ンドゲートA1出力は「０」、アンドゲートA2出力も
「０」となり、インバータI3の出力が「１」となり、ア
ンドゲートA4出力が「１」なのでアンドゲートA6よりク
ロックパルス信号φ_１が出力され、レジスタRDATA24に
データがとりこまれる。この時アンドゲートA2は「０」
なのでゲートG7がオフ、ゲートG6がオンとなりRAM35の
アドレス入力端子ADにはRWAD21からのデータが与えら
れ、またWFラッチ16の「０」出力によりアンドゲートA3
の出力が「０」となり、▲▼入力が「０」となっ
て、RWADラッチ21のアドレスデータが出力されている。
そこでRWADラッチ21にあらかじめRAM35の読みたいアド
レスをセットしておきWFラッチ16に「０」、RFラッチ17
に「１」をセットするとRAM35のデータをRDATAラッチ24
に読み込ませることができる。その後CPU12はオペレー
ションデコーダ14に「１」の信号RRAMを出力させ、ゲー
トG8のオンとすることで、RDATAラッチ24のデータをデ
ータバスDBを通して読み込む。RFラッチ17にセットされ
た「１」はRDATAラッチ24への読み込みクロックと同じ
クロックパルス信号φ_１で2FF（２）ラッチ30に読み込
まれ次のクロックパルス信号φ_２で出力されることによ
りリセットされ、RDATAラッチ24への読み込みクロック
が２発以上出るのを防ぐ。

一方、ONFラッチ15が「１」すなわち発音中の場合は上
記動作をSOUTラッチ32が波形のデータを読み込むサイク
ル（この場合クロックパルス信号φ_２から次のφ_２まで
をサイクルと呼ぶことにする）以外のサイクルで行なう
ことになる。すなわちアンドゲートA1が「１」となるの
は波形データ読み込みサイクルの時だけであり、それ以
外は「０」なので、アンドゲートA1出力が「０」となる
ことで上述の動作が行なわれる。

次に第７図の現在のRAM35からの出力波形を第８図の出
力波形に、RAM35から波形データを読出すとき以外にお
いての書き換えの動作を説明する。

RAM35には第３図のデータが入っているとする。即ち、
第７図の波形である。ここでキーボード11の音階キーが
押されたとすると、CPU12はONFラッチ15に「１」をセッ
トする。これにより第７図の波形が出力されるがRTADラ
ッチ18が「０」なのでRAM35の７番地の「01100000」の
次には再び０番地の「11000000」が出力され０番地から
７番地までのデータがくり返し出力され始める。CPU12
は音階キーが押しつづけられていると、第６図に示す様
に例えばRWADラッチ21に「２」、WDATAラッチ22に「110
00011」をセットしWFラッチ16を「１」とする。上述し
たようにして、「11000011」のデータはRAM35の２番地
のところに書き込まれる。この書き込みは波形データの
読み込みサイクル以外の空サイクルを利用しているので
音の出力は正常に行なわれる。書き込み終了後にSOUTラ
ッチ32がRAM35の２番地のデータを読み込むとそのデー
タは前回までと違って「11000011」になっているのでこ
こで音の変化が起こる。このようにCPU12は発音中の波
形データを自由に加工できるので、時間とともに変化す
る波形の出力を実現できる。波形の変化方法はCPU12で
自由に選べるので、変化の多様性がある。

この回路は固定波形（時間とともに変化するのではない
波形）を出力する楽器の回路に、空きサイクルを利用し
てRAM35にデータを書き込む回路が加わっただけなので
低価格で実現できる。また波形の振幅を徐々に換えてい
けばエンベロープの制御もできる。これによりエンベロ
ープ制御回路を省略できコストダウンになる。

エンベロープ乗算を実現するにはデータバスDBからのデ
ータを取り込むエンベロープラッチを設け、そのデータ
取り込み用のクロックをオペレーションデコーダ14に出
力させ、エンベロープラッチの出力とSOUTラッチ32の出
力を乗算器に入力しこの乗算出力をD/A変換器31に入力
すればよい。また本実施例では簡単のためモノフォニッ
ク回路としたが、ポリフォニックにするには、時分割回
路等を用いればよい。

［発明の効果］以上説明したように、本発明によれば、予め波形記憶手
段に記憶されている波形信号の内、始端のアドレスと終
端のアドレスとで指定される所定区間を巡回指定する読
み出しアドレスに従って順次繰り返し再生する過程にお
いて、この読み出しアドレスの読み出しタイミングとは
異なるタイミング下で書込みアドレスに対応する記憶領
域の波形信号を新たに書き換える構成であるので、２つ
の波形メモリを交互に読み出し・書込みする従来の態様
に比し、高速処理制御を必要としない極めて簡易な構成
にすることができる。また、単一の波形メモリに記憶さ
れる波形サンプルを繰り返し再生しつつ所定の波形サン
プルを書き換えるため、波形形状（音色）を経時変化さ
せることができる。さらに、波形メモリに１種類の波形
サンプルを記憶しておくだけで様々な音色波形を生成し
得るため、波形メモリの使用容量を低減させる効率的な
使用を実現できるという極めて顕著な効果を奏してい
る。

【図面の簡単な説明】

第１図は本発明の具体的な回路図、第２図はRAM35に書
込む楽音波形データの一例を示す図、第３図は第２図の
データの楽音波形の図、第４図はRAM35から波形データ
を読出す動作のタイムチャートを示す図、第５図はRAM3
5内に波形データを書込むときのタイムチャートの図、
第６図はRAM35内の波形データの書換え動作のタイムチ
ャートを示す図、第７図はRAM35からの出力波形図、第
８図は第７図の波形データを書換えたときの出力波形図
である。 11……キーボード、12……CPU、14……オペレーション
デコーダ、18……RTADラッチ、19……STADラッチ、20…
…ENDADラッチ、21……RWADラッチ、22……WDATAラッ
チ、23……fSETラッチ、24……RDATAラッチ、26……fCN
Tラッチ、27、28、……インクリメント回路、33……SAD
ラッチ、34……一致回路、35……RAM、36……アンプ、3
7……スピーカ。

Claims

【特許請求の範囲】

【請求項１】複数のアドレスにわたって波形信号を記憶
する波形記憶手段と、この波形記憶手段に予め記憶しておいた波形信号の内、
所定区間を繰り返し読み出すための始端のアドレスと終
端のアドレスとを設定し、この始端と終端とのアドレス
間のアドレスを所定のタイミングで順次発生する読み出
しアドレス発生手段と、前記波形記憶手段へ新たに書き込むべき波形信号を任意
に発生すると共に、前記始端と終端とのアドレス間の任
意の書込みアドレスを発生する書込みアドレス発生手段
と、前記読み出しアドレス発生手段にて所定のタイミングで
順次発生する読み出しアドレスに応じて前記波形記憶手
段に記憶されている波形信号を繰り返して読み出す一
方、この読み出しのタイミングとは異なるタイミング下
において、前記書込みアドレス発生手段にて発生する書
込みアドレスに対応する前記波形記憶手段の記憶領域を
指定して、前記所定区間の波形信号の一部を前記新たに
書き込むべき波形信号に書き換える読出し・書込み制御
手段とを具備することを特徴とする波形信号読み出し装置。