JPS6158915B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は、複音の発生が可能な電子楽器の自
動演奏装置に関し、特に複数演奏系列（例えばピ
アノとフルートを同時に演奏する場合におけるピ
アノセクシヨンとフルートセクシヨン）のデイジ
タル演奏情報を各演奏系列毎にそれぞれ独立して
記録チヤンネルに記録し、この各記録チヤンネル
に記録されたデイジタル演奏情報にもとずいて複
数演奏系列の楽音を同時に自動的に発生するよう
にしたものである。 電子楽器の自動演奏装置は、予め記録された演
奏情報（鍵情報や発音タイミング情報）にしたが
つて自動的に楽音を発生して自動演奏を行なうも
のであり、演奏楽音の楽音特性（演奏速度、音
高、音色等）を適宜修正（変更）して自動演奏す
る場合等に有用である。 このような自動演奏装置としては、例えば米国
特許第3890871号公報に示されるように、一系列
の演奏情報をデイジタル信号として記録し、この
記録された演奏情報を順次再生して単一の楽音発
生回路に供給することにより単音で自動演奏を行
なうものがある。 しかしながら、上記自動演奏装置は一系列の再
生演奏情報に対応して自動演奏を行なうものであ
るために、一般の複音演奏には全く利用すること
ができず、複音の発生が行なえる自動演奏装置の
出現が強く望まれている。 従つて、この発明による目的は複数系列の演奏
情報を複数の記録チヤンネルに記録し、この各記
録チヤンネルに記録された演奏情報を同時に順次
再生することによつて各演奏情報に対応した楽音
を同時に発生する電子楽器の自動演奏装置を提供
することである。 このような目的を達成するために、この発明に
よる電子楽器の自動演奏装置は、複数演奏系列
（例えばピアノセクシヨン、トランペツトセクシ
ヨン等）のデイジタル演奏情報を各演奏系列毎に
それぞれ独立して記録チヤンネルに記録し、この
各記録チヤンネルに記録されたデイジタル演奏情
報を同時に再生して各記録チヤンネル毎に独立し
て楽音形成部に供給することにより複数系列のデ
イジタル演奏情報に対応した楽音を同時に自動的
に発生するようにしたものである。 以下、図面を用いてこの発明による電子楽器の
自動演奏装置を詳細に説明する。 第１図はこの発明による電子楽器の自動演奏装
置の一実施例を示す全体構成略示ブロツク図であ
つて、キーコーダ１００は各鍵にそれぞれ設けら
れたキースイツチのうち、押鍵によつて動作（メ
ーク接点の場合は閉動作、ブレーク接点の場合は
開動作）したキースイツチを検出し、この検出し
たキースイツチを表わすコード化した鍵情報とし
てのキーコードKCを発生する。このキーコーダ
１００から出力されるキーコードKCは、チヤン
ネルプロセツサ２００において同時発音可能な複
数の発音チヤンネル（鍵の数よりはるかに少ない
数で、例えばこの実施例では８チヤンネルとなつ
ている）のうちのいずれかのチヤンネルに割当て
られる。そしてこのチヤンネルプロセツサ２００
はこのキーコードKCの割当てに対応して該割当
てチヤンネルにおいてキーオン信号KONを出力
する動作を実行する。このチヤンネルプロセツサ
２００から各チヤンネル別に時分割されて出力さ
れるキーコードKCは、演奏情報出力部３００に
おいてシリアル信号に変換されて演奏情報信号
MDとして演奏情報記録再生部４００に入力され
る。演奏情報記録再生部４００は、複数（同時発
音可能チヤンネル数以下）の記憶ブロツクを構成
する複数台の磁気記録再生装置を有して演奏情報
出力部３００から出力されるシリアルな演奏情報
信号MDおよび後述するクロツクパルスφを各演
奏系列毎に磁気記録再生装置に記録するととも
に、各磁気記録再生装置に記録された演奏情報信
号MDおよびクロツクパルスφを互いに位相を一
致させて同時に再生して出力する。この演奏情報
記録再生部４００の各磁気記録再生装置から再生
出力される複数系列（各演奏系列）の演奏情報信
号MD（シリアル信号である）は、演奏情報入力
部５００においてそれぞれパラレル信号に変換さ
れた後、演奏情報信号MDを構成するキーコード
KCは各系列毎で時分割的に出力されるととも
に、キーオン信号KONは各系列毎にパラレルに
出力される。この場合、キーコードKCの上述し
た時分割出力タイミングは、同時発音可能チヤン
ネル数に等しい複数（この実施例では８個）のタ
イムスロツトを順次各発音チヤンネルに割当たチ
ヤンネル時間（第１〜第８チヤンネル時間）に対
応している。演奏情報入力部５００から時分割的
に出力される各系列のキーコードKCは、キーコ
ード音高電圧変換器６００において該キーコード
KCに対応した音高電圧KVに変換されて各発音チ
ヤンネルを構成する楽音形成部７００ａ〜７００
ｈにパラレルに出力される。各楽音形成部７００
ａ〜７００ｈは入力される音高電圧KVにそれぞ
れ対応した音高の楽音信号を発生して出力する。
なお、８００は前述した各部に種々のタイミング
信号を供給するタイミング信号発生部、９０１は
クロツクパルスφを発生するクロツクパルス発生
回路、９０２，９０３は演奏情報記録再生部４０
０の磁気記録再生装置に演奏情報信号MDを記録
する記録モードまたは該記録演奏情報信号MDを
再生する再生モードを選択設定するための互に連
動する第１、第２モードスイツチであつて、記録
モード時においては第１モードスイツチ９０２が
クロツクパルス発生回路９０１側に接続されてク
ロツクパルスφがタイミング信号発生部８００に
供給されるとともに、第２モードスイツチ９０３
が閉じて発音チヤンネル規制回路９０４に“１”
信号が供給されてチヤンネルプロセツサ２００の
割当てチヤンネル数を規制する。また、再生モー
ド時には第１モードスイツチ９０２が演奏情報記
録再生部４００側に接続されて再生クロツクパル
スφ′がタイミング信号発生部８００に供給され
るとともに、第２モードスイツチ９０３が開とな
つて発音チヤンネル規制回路９０４の動作が停止
される。 キーコーダ１００においては、押下鍵に対応し
たキースイツチの音名を表わすノートコードNC
とオクターブを表わすブロツクコードBCとの組
合せによつて構成されるキーコードKCを出力す
る。なお、このキーコーダ１００は本願出願人が
先願として出願した特願昭50−100879（特開昭52
−24518）：発明の名称「キースイツチ検出処理
装置」や特願昭51−75065号（特開昭53−1014
号）：発明の名称「電子楽器」に詳記されている
ため、その詳細説明は省略する。 次に、チヤンネルプロセツサ２００は、キーコ
ードメモリ２０１と、キーオン・オフ検出回路２
０２と、トランケート回路２０３および押鍵状態
メモリ２０４とによつて構成されている。 キーコードメモリ２０１は同時発音可能なチヤ
ンネル数に対応する特定数の記憶回路を備えてお
り、この記憶回路は循環シフトレジスタで構成す
ると好都合である。この場合、チヤンネル数が
Ａ、キーコードKCのビツト数がＢであるとする
と、Ａステージ（１ステージ＝Ｂビツト）のシフ
トレジスタが用いられ、このシフトレジスタに記
憶された（既に割当てられた）キーコードKCは
クロツクパルスφによつて順次シフトして時分割
的に送り出されて楽音波形発生のための制御信号
として利用されるとともに、このシフトレジスタ
の入力側に帰還されて循環するようになつてい
る。 キーオン・オフ検出回路２０２は、キーコーダ
１００から供給される入力キーコードKCとキー
コードメモリ２０１から順次時分割的に送り出さ
れる全記憶キーコードKCとを比較し、一致した
場合には入力キーコードKCと同一のキーコード
KCがあるチヤンネルにすでに割当てられている
ものとして該入力キーコードKCのキーコードメ
モリ２０１への記憶を阻止し、つまりチヤンネル
の割当てを中止する。また、上述した比較結果が
不一致の場合には、新たな鍵が押鍵されたもので
あるから、この入力キーコードKCをキーコード
メモリ２０１の空いているチヤンネルのすべてに
記憶させる。更に、上述した比較結果が不一致で
かつ全チヤンネルにキーコードKCが割当てられ
ている場合には、トランケート回路２０３によつ
てすでに離鍵されている音で最も減衰が進んでい
る音が割当てられているチヤンネルを検出し、こ
のチヤンネルに記憶されているキーコードKCを
入力キーコードKCに強制的に書き換えるように
制御する。また、キーオン・オフ検出回路２０２
は、各チヤンネルへのキーコードKCの割当て状
態をその都度押鍵状態メモリ２０４に供給して記
憶させ、その読み出し出力であるキーオン信号
KON₁〜KON₈によつて後述する各チヤンネルの
発音動作制御を行なわせるとともに、離鍵を検出
して押鍵状態メモリ２０４の対応する記憶内容を
変更し、そのチヤンネルの発音を所定の条件に従
いながら終了させる。以後の動作においては、押
鍵状態メモリ２０４の記憶内容から空チヤンネル
を選択し、キーコードメモリ２０１の対応するチ
ヤンネルのステージに入力キーコードKCを記憶
する。なお、キーコードメモリ２０１と押鍵状態
メモリ２０４は互いに同期した状態で各チヤンネ
ルに対応した部分が時分割的に選択されて信号の
記憶が行なわれるようになつている。 次に演奏情報出力部３００は、パラレルイン・
シリアルアウトのシフトレジスタによつて構成さ
れるパラレル・シリアル変換回路３０１を有して
おり、タイミング信号発生部８００から出力され
る前述した第１チヤンネル時間に同期したパルス
信号によつてチヤンネルプロセツサ２００のキー
コードメモリ２０１から時分割的に出力されるキ
ーコードKCおよび押鍵状態メモリ２０４から出
力される第１発音チヤンネル制御用のキーオン信
号KON₁をロードし、以後はクロツクパルス発生
回路９０１から出力されるクロツクパルスφでロ
ードした信号をシフトすることによつて、シリア
ルな演奏情報信号MDを出力する。 次に演奏情報記録再生部４００は、複数トラツ
ク（この場合は３トラツク）の記録再生が行なえ
る同時発音チヤンネル数以下（この場合は８個）
の数の磁気記録再生装置４０１ａ〜４０１ｈを備
えた磁気記録再生部４０２と、各磁気記録再生装
置４０１ａ〜４０１ｈのスタート、ストツプおよ
びスピードの制御を行なう同期制御回路４０３と
から構成されている。そして、各磁気記録再生装
置４０１ａ〜４０１ｈにはそれぞれ記録モードス
イツチＡと再生モードスイツチＢが設けられてい
るとともに、それぞれの磁気テープの第１トラツ
クには同期制御回路４０３から出力されるスター
ト信号STSおよび同期制御パルスSPを記録し、
第２トラツクにはクロツクパルス発生回路９０１
から出力されるクロツクパルスφを記録し、第３
トラツクには演奏情報出力部３００から出力され
る演奏情報信号MDを記録するようになつてい
る。また、各磁気記録再生装置４０１ａ〜４０１
ｈの第１トラツクから再生された各同期制御パル
スSP′は同期制御回路４０３にそれぞれ入力され
同期制御回路４０３において内蔵されている基準
周波数信号との比較（例えば位相比較）がそれぞ
れ行なわれ、各比較結果が各磁気記録再生装置４
０１ａ〜４０１ｈの駆動部にフイードバツクされ
て各磁気記録再生装置４０１ａ〜４０１ｈの再生
速度が一定値に保持される。また、各磁気記録再
生装置４０１ａ〜４０１ｈの第２トラツクから再
生されたクロツクパルスφ′は、そのいずれか１
つのクロツクパルスφ′、この実施例では磁気記
録再生装置４０１ａから再生されたクロツクパル
スφ′のみが再生モード時に第１モードスイツチ
９０２を介してタイミング信号発生部８００のク
ロツク入力端に供給される。一方、同期制御回路
４０３はスタートスイツチ４０４を有しており、
同期制御回路４０３は磁気記録再生装置４０１ａ
〜４０１ｈのいずれかが記録モードに設定されて
いる（スイツチＡが投入されている）状態におい
てスタートスイツチ４０４が一瞬オンされると、
スタート信号STSを出力して該記録モード状態に
ある磁気記録再生装置の第１トラツクに該スター
ト信号STSを記録される。また、同期制御回路４
０３は磁気記録再生装置４０１ａ〜４０１ｈから
スタート信号STSが再生されると、該スタート信
号STSを再生した磁気記録再生装置の動作をスト
ツプさせて頭出しが行なわれ、この状態でスター
トスイツチ４０４を一瞬オンすると停止制御（頭
出し状態で停止）されている各磁気記録再生装置
４０１ａ〜４０１ｈが同時に再スタート（再生）
される。 次に演奏情報入力部５００は、各磁気記録再生
装置４０１ａ〜４０１ｈの第３トラツクから再生
される演奏情報信号MDをそれぞれパラレル信号
に変換するシリアル・パラレル変換器５０１ａ〜
５０１ｈと、各シリアル・パラレル変換器５０１
ａ〜５０１ｈから出力される演奏情報信号MDの
うちキーコードKCを各チヤンネル時間に同期し
て時分割的にキーコード・音高電圧変換部６００
に出力する時分割ゲート５０２とから構成されて
いる。また、各シリアル・パラレル変換器５０１
ａ〜５０１ｈから出力されるキーオン信号KON₁
〜KON₈は対応する楽音形成部７００ａ〜７００
ｈにそれぞれ供給される。 次にキーコード・音高電圧変換器６００は、サ
ンプリング回路６０１と、サンプリング周期を制
御するサンプリング制御回路６０２と、デジタル
アナログ変換回路６０３とから構成されている。
そして、このキーコード・音高電圧変換部６００
は、チヤンネルプロセツサ２００または演奏情報
入力部５００から供給されるキーコードKCをサ
ンプリング回路６０１において減速サンプリング
し、このサンプリングしたキーコードKCをデジ
タル・アナログ変換回路６０３に供給する。この
場合、サンプリング回路６０１はサンプリング制
御回路６０２の出力によつてサンプリング周期が
決定されており、その周期は減速サンプリングが
得られる周期となつている。この減速サンプリン
グされた各キーコードKCはデジタル・アナログ
変換回路６０３においてアナログ信号の音高電圧
KVに変換され、各楽音形成部７００ａ〜７００
ｈにパラレルでかつスタテイツクに供給される。 次に、楽音形成部７００ａ〜７００ｈは電圧制
御型可変周波数発振器７０１（以下VCOと称
す。）、電圧制御型可変フイルタ７０２（以下
VCFと称す。）および電圧制御型可変利得増幅器
７０３（以下VCAと称す。）と、これらVCO７０
１、VCF７０２、VCA７０３の特性を時間的に
制御するエンベロープ波形を発生するエンベロー
プジエネレータ７０４〜７０６（以下EGと称
す。）と、各エンベロープジエネレータ７０４〜
７０６から発生されるエンベロープ波形の波形形
状を設定する設定器７０７とから構成されてい
る。そして、デジタル・アナログ変換回路６０３
から音高電圧KVが供給されると、VCO７０１が
入力音高電圧KVに対応した周波数で発振を行な
う。このVCO７０１の発振出力はVCF７０２、
VCA７０３を介して楽音信号として送出され、
ミキシング用の抵抗９０５ａ〜９０５ｈにおいて
他の楽音形成部から出力される楽音信号と混合さ
れた後、出力端子９０６を介して図示しないスピ
ーカに供給されるようになつている。この場合、
VCO７０１、VCF７０２およびVCA７０３を設
定器７０７の設定出力に対応して各EG７０４〜
７０６から出力されるエンベロープ波形信号にし
たがつて制御することにより、VCO７０１では
発振周波数が微少変化し、またVCF７０２では
その周波数特性が変化して自然性、音楽性の豊か
な楽音信号が形成され、更にVCA７０３ではエ
ンベロープ波形にしたがつて発生楽音の振幅エン
ベロープが制御される。そして、各EG７０４〜
７０６のエンベロープ波形発生開始タイミング
は、押鍵状態メモリ２０４または演奏情報入力部
５００から供給される各チヤンネル別のキーオン
信号KON₁〜KON₈によつて行なわれる。 タイミング信号発生部８００は、クロツクパル
ス発生回路９０１から出力されるクロツクパルス
φまたは磁気記録再生装置４０１ａから再生され
るクロツクパルスφ′を第１モードスイツチ９０
２を介して選択入力し、この入力されたクロツク
パルス（φまたはφ′）をカウントして種々のタ
イミング信号を作り、このタイミング信号を各部
に供給して全体としての動作を制御している。 以上の説明が、この発明による自動演奏装置の
一実施例を示す全体構成略示ブロツク図（第１
図）に対する要部構成とその動作の説明である。
以下、第１図に示す各部ブロツクを具体化回路で
表わした図面およびその要部の動作波形図を用い
てその構成および動作を詳細に説明する。 第２図は、第１図に示すタイミング信号発生部
８００の要部を示す具体的な回路図であり、この
電子楽器における動作の基準となるタイミング信
号を発生する部分である。したがつて、まずこの
タイミング信号発生部８００を最初に説明する。
このタイミング信号発生部８００は、４ビツトの
カウンタ８０１と、チヤンネル数に等しいステー
ジ（この実施例においては８ステージ）を有する
シフトレジスタ８０２とから構成されている。そ
して、カウンタ８０１は第１図に示す第１モード
スイツチ９０２を介して入力される第３図ａに示
すクロツクパルスφをカウントする。このクロツ
クパルスφのパルス間隔は例えば１μｓの極めて
高速パルスとなつており、このパルス間隔を以下
「チヤンネル時間」と称することにする。この自
動演奏装置における同時発音数を８音とすると全
チヤンネル数は８チヤンネルであり、クロツクパ
ルスφによつて順次区切られる１μｓ幅のタイム
スロツトは第１チヤンネル〜第８チヤンネルに順
次対応する。また、上述したチヤンネル時間は、
第４図ｂに示すように各タイムスロツトを順に第
１チヤンネル時間〜第８チヤンネル時間とする
と、各チヤンネル時間は８チヤンネル時間毎に循
環して発生されることになる。つまり、カウンタ
８０１の入力端子にクロツクパルスφが供給され
ると、このカウンタ８０１はクロツクパルスφを
順次カウントし、このカウント結果が並列４ビツ
ト構成によるバイナリデシマルコード出力とし出
力される。この出力のうち、最上位ビツトの出力
は、インバータ８０３ｄを介して第４図ｃに示す
ように第１チヤンネル時間〜第８チヤンネル時間
の範囲にわたつて出力を送出するパルスS₁〜S₈と
して取り出される。また、最上位ビツトからは、
そのままの状態で第４図ｄに示すようにパルスS₁
〜S₈を反転した状態のパルスS₉〜S₁₆が取り出さ
れる。また、カウンタ８０１から出力される並列
４ビツト出力信号は、アンドゲート８０４におい
て一致を求めることによつてフルカウント状態が
検出され、このフルカウント時における出力を第
４図ｅに示すようにパルスS₁₆として取り出し、
またこのパルスS₁₆をインバータ８０５を介して
取り出すことによつてパルス₁₆を得ている。つ
まり、このパルスS₁₆はチヤンネルプロセツサ２
００における一回の割当て処理動作時間毎（16μ
ｓ）に発生させるものであり、各チヤンネル時間
が２循環する時間に対応する。これはチヤンネル
プロセツサ２００が、始めの８チヤンネル時間で
入力キーコードKCとすでに割当て処理が完了し
ている記憶キーコードKCとの比較を行ない、続
く８チヤンネル時間で書き込み処理を行なつてい
るためであり、上述した第４図ｃ，ｄに示すパル
スS₁〜S₈とパルスS₉〜S₁₆は前半の８チヤンネル
時間と後半の８チヤンネル時間を分離している。
また、アンドゲート８０６はカウンタ８０１から
出力される並列４ビツト出力の内の第１〜第３ビ
ツト出力の一致をアンドゲート８０６において求
めることにより、第４図ｇに示すように第８チヤ
ンネル時間に出力を発生するパルスS₈，S₁₆を得
ている。このアンドゲート８０６から送出される
パルスS₈，S₁₆は８ステージのシフトレジスタ８
０２に供給されて順次シフトされ、各ステージの
出力端からは第４図ｊ〜ｑに示すように第１〜第
８チヤンネル時間に同期したパルスBT₁〜BT₈が
得られる。更に、シフトレジスタ８０２の第１〜
第７ステージ出力は、オアゲート８０７を介して
取り出され、アンドゲート８０８においてこのオ
アゲート８０７の出力とカウンタ８０１の最上位
ビツト出力との一致を求めることによつて第４図
ｈに示すクロツクパルスφ_Aを得ている。また、
アンドゲート８０９はオアゲート８０７の出力と
インバータ８０３ｄの出力との一致を求めること
によつて第４図ｉに示すクロツクパルスφ_Bを得
ている。 このようなパルス信号およびクロツクパルスを
タイミング信号として各部の動作が実行されてい
る。以下、上述したタイミング信号を用いて各部
の動作をそのブロツク毎に順次詳細に説明する。 チヤンネルプロセツサ２００ 次に、チヤンネルプロセツサ２００の構成およ
びその動作を詳細に説明する。第４図〜第７図は
チヤンネルプロセツサ２００を構成するキーコー
ドメモリ２０１、キーオン・オフ検出回路２０
２、トランケート回路２０３および押鍵状態メモ
リ２０４の具体的な実施例を示す回路図である。
第４図に示すキーコードメモリ２０１は、キーコ
ードKCの各ビツトKN₁〜KB₃毎にシフトレジス
タ２０５ａ〜２０５ｇを有しており、このシフト
レジスタ２０５ａ〜２０５ｇのステージ数（記憶
位置の数）は、同時に発音できる楽音数、つまり
チヤンネル数（この実施例では前述したように８
チヤンネル）に一致している。そして、このシフ
トレジスタ２０５ａ〜２０５ｇは、第３図ａに示
すクロツクパルスφと、このクロツクパルスφに
対して逆位相のクロツクパルスφとからなる２相
クロツクパルスによつて駆動されて順次シフト
し、最終ステージから出力される出力信号は各ア
ンドゲート２０６ａ〜２０６ｇおよび各オアゲー
ト２０７ａ〜２０７ｇを介して各シフトレジスタ
２０５ａ〜２０５ｇの各入力側に帰還されるよう
になつている。したがつて、シフトレジスタ２０
５ａ〜２０５ｇは全体としてキーコードKCをチ
ヤンネル数だけ記憶することができるステージ数
を有する８ステージ７ビツトの循環シフトレジス
タを構成していることになる。また、この各シフ
トレジスタ２０５ａ〜２０５ｇの入力側には、ビ
ツトKN₁〜KB₃によつて構成されるキーコード
KCが各アンドゲート２０８ａ〜２０８ｇおよび
各オアゲート２０７ａ〜２０７ｇを介して供給さ
れている。したがつて、ライン２０９に後述する
キーオン・オフ検出回路２０２からセツト信号が
供給されると、各アンドゲート２０８ａ〜２０８
ｇが開いて、キーコードKCの各ビツト信号KN₁
〜KB₈が取り込まれ、各シフトレジスタ２０５ａ
〜２０５ｇのまだキーコードKCが割当てられて
いないチヤンネルに対応するステージ部分にすべ
て書き込まれて記憶保持される。記憶されたキー
コードKC（KN₁〜KB₃）がどのチヤンネルに割当
てられているかは、クロツクパルスφ，で駆動
されている各シフトレジスタ２０５ａ〜２０５ｇ
の出力タイミングによつて判別することができ
る。これは、クロツクパルスφ，と時分割的に
割当て処理が行なわれるチヤンネルとが同期しか
つ対応しているためである。したがつて、各チヤ
ンネルに割当てられた記憶キーコードKCは、第
３図ｂに示すチヤンネル時間毎に順次時分割的に
出力され、出力端子２１０ａ〜２１０ｇを介して
演算情報出力部３００またはキーコード・音高電
圧変換部６００に順次供給されるとともに、各シ
フトレジスタ２０５ａ〜２０５ｇの入力側にも帰
還されて記憶が保持し続けられる。なお、オアゲ
ート２０７ｇにはイニシアルクリア信号ICが供
給されてそのタイミングで強制的に“１”信号を
書き込むようになつている。 次に、第５図に示すキーオン・オフ検出回路２
０２は、キーコード比較回路２１１を有してお
り、上記キーコードメモリ２０１の各シフトレジ
スタ２０５ａ〜２０５ｇから出力される記憶キー
コードKCとキーコーダ１００から現在供給され
ているキーコードKCとを比較している。この場
合、キーコード比較回路２１１に供給される各チ
ヤンネルに対応した記憶キーコードKCは、第３
図ｄに示す１割当て時間TPの間に２回循環して
供給されるようになつている。つまり、前半割当
て期間TP₁（第３図）で第１〜第８までの各チヤ
ンネル時間が１循環し、後半割当て時間TP₂（第
３図）においてもう１循環するためである。これ
に対し、キーコーダ１００から出力されるキーコ
ードKCは、第３図ｉに示すクロツクパルスφ_Bに
よつて読み出されているために、このキーコード
KCの内容は１割当て期間TPの間は変化しない。
したがつて、このように構成された回路において
は、１割当て期間TP内において各シフトレジス
タ２０５ａ〜２０５ｇの内容を２回循環させて出
力させることにより、前半割当て期間TP₁におい
て現在キーコーダ１００から出力されているキー
コードKCがすでに記憶されているか否か（すで
にあるチヤンネルに割当てられているかどうか）
の比較動作を行ない、後半割当て期間TP₂におい
ては前半の比較結果に基ずく割当て動作を行な
う。また、上記キーコード比較回路２１１から出
力される一致検出信号EQは、上記比較の結果一
致が得られた場合が“１”で不一致の場合は
“０”である。検出したキーコードKCがどのチヤ
ンネルに割当てられているキーコードKCと一致
したのかは、一致検出信号EQが“１”となつた
チヤンネル時間によつて判定される。そして、例
えば前半割当て期間TP₁の終了時において、キー
コード比較回路２１１から一致検出信号EQとし
て“０”信号（入力キーコードKCがまだどのチ
ヤンネルにも割当てられていないことを示す）が
出力されると、アンドゲート２１２の出力もこれ
に伴なつて“０”となる。この結果、アンドゲー
ト２１２の“０”出力信号はオアゲート２１３お
よびアンドゲート２１４を介して遅延フリツプフ
ロツプ２１５に記憶される。この場合、アンドゲ
ート２１４の一方の入力端には、第３図ｆに示す
パルス信号₁₆が供給されているために、遅延フ
リツプフロツプ２１５の記憶内容は１割当て期間
TPの終了時まで保持される。そして、この遅延
フリツプフロツプ２１５の出力信号“０”は、イ
ンバータ２１６において反転されてアンドゲート
２１７に供給される。この場合、チヤンネル数に
対応した記憶ステージ数（この実施例では８ステ
ージ）を有し、クロツクパルスφ_１，φ_２によつ
て各チヤンネル時間に同期して駆動されるシフト
レジスタ２１８が設けられており、このシフトレ
ジスタ２１８には各チヤンネルの割当て状態が空
白チヤンネル“０”、割当てチヤンネル“１”と
して書き込まれて順次シフトしている。したがつ
て、このシフトレジスタ２１８の出力を判別しか
つその“０”出力の発生チヤンネル時間によつて
空白チヤンネルが指定される。後半割当て期間
TP₂において、シフトレジスタ２１８から空白チ
ヤンネルを示す“０”信号が発生されると、この
“０”信号はインバータ２１９を介してアンドゲ
ート２１７に供給される。この場合、アンドゲー
ト２１７の他の３つの入力端にはインバータ２１
６を介して供給された“１”信号、第３図ｄに示
すパルスS₉〜S₁₆およびキーコードKCが供給され
ていることを検出するオアゲート２２０からの
“１”信号がそれぞれ供給されているために、シ
フトレジスタ２１８から空白チヤンネルに対応し
たチヤンネル時間に“０”信号が出力される毎に
アンドゲート２１７の出力も“１”となり、この
“１”信号がキーコードメモリ２０１のライン２
０９にセツト信号として供給される。このセツト
信号が供給されると、キーコードメモリ２０１は
前述したように入力キーコードKCを空白チヤン
ネルに対応したステージに記憶する。この場合、
シフトレジスタ２１８はすべての空白チヤンネル
に対してその対応するチヤンネル時間に“０”信
号を出力するために、キーコードメモリの空白チ
ヤンネルに対応するステージにそれぞれ同一の入
力キーコードKCが書き込まれることになる。ア
ンドゲート２２１（第５図）は、アンドゲート２
１７のゲート入力とトランケート信号とをゲート
入力としている。このトランケート信号について
は後述するように最も古く離鍵されたチヤンネル
に対応するチヤンネル時間に発生されるものであ
り、特に後半割当て時間の該当するチヤンネル時
間に１個のみ発生するようになつている。したが
つて、アンドゲート２２１からは、アンドゲート
２１７から送出されたセツト信号によつて入力キ
ーコードKCが書き込まれたチヤンネルのうち、
最も古く離鍵されたチヤンネルに対応するチヤン
ネル時間においてのみ“１”信号が出力される。
このアンドゲート２２１の“１”出力信号は、オ
アゲート２２２を介してシフトレジスタ２１８の
当該チヤンネルに対応するステージ、つまりアン
ドゲート２１７から出力されたセツト信号により
入力キーコードKCが書き込まれたチヤンネルで
かつトランケート信号により指定されたチヤンネ
ルに対応する記憶ステージにすでに割当てが完了
していることを表わす信号として書き込まれる。 次に、入力キーコードKCがすでにキーコード
メモリ２０１に記憶されていてあるチヤンネルへ
の割当てが完了している場合について説明する。
入力キーコードKCがすでにあるチヤンネルに割
当てられている場合には、キーコード比較回路２
１１の一致検出信号EQはいずれかのチヤンネル
時間において“１”となる。この一致検出信号
EQ＝“１”は、アンドゲート２１２に供給され
る。このアンドゲート２１２の入力はシフトレジ
スタ２１８の出力を除いてすべて“１”である。
したがつて、一致検出信号EQが“１”で、かつ
シフトレジスタ２１８の出力信号が“１”である
タイミングにおいてアンドゲート２１２は条件が
成立して“１”信号を出力する。この“１”信号
はオアゲート２１３およびアンドゲート２１４を
介して遅延フリツプフロツプ２１５に供給され、
前述した場合と同様に１割当て期間TP（第３
図）の終了時まで保持される。しかし、この遅延
フリツプフロツプ２１５の出力側にはインバータ
２１６が設けられており、キーコード比較回路２
１１から一致検出信号EQ＝“１”が出力された状
態においてはアンドゲート２１７およびアンドゲ
ート２２１から“１”信号を得ることができず、
割当て動作は実行されない。 以上の動作はキーオン・オフ検出回路２０２に
おける入力キーコードKCのチヤンネル割当て動
作である。次に、キーオン・オフ検出回路２０２
の離鍵検出動作について説明する。上述したチヤ
ンネル割当て動作において、アンドゲート２２１
からは割当てが実行されたチヤンネルに対応する
チヤンネル時間に“１”信号が出力されてシフト
レジスタ２１８のそのチヤンネルに対応するステ
ージに割当てが完了していることを表わす“１”
信号が書き込まれた。したがつて、このシフトレ
ジスタ２１８は各チヤンネルの割当状態を記憶し
ていることになり、このシフトレジスタ２１８の
記憶内容はチヤンネル時間に対応したクロツクパ
ルスφ_１，φ_２で順次シフトされ、最終ステージ
から順次出力されて次に説明する押鍵状態メモリ
２０４に供給されるとともに、アンドゲート２２
３およびオアゲート２２２を介して入力側に加え
られることにより順次循環して記憶が保持されて
いる。 一方、アンドゲート２２１から出力される割当
てチヤンネルを示す信号は、オアゲート２２４を
介して、シフトレジスタ２１８と同一構成による
８ステージシフトレジスタ２２５に順次書き込ま
れて記憶される。したがつて、この時点において
はシフトレジスタ２２５の内容はシフトレジスタ
２１８の内容と同一となり、また同一のクロツク
パルスφ，によつて順次シフトされるととも
に、最終ステージから出力された信号はアンドゲ
ート２２６を介して入力側にもどされて保持され
る。次に、前述した第１図のキーコーダ１００か
ら操作キースイツチのすべてを対応するキーコー
ドKCに変換して送り出しを完了する毎にクロツ
クパルスφ_Bのタイミングで送り出される信号Ｘ
が供給されると、この信号Ｘはインバータ２２７
を介してアンドゲート２２６に供給され、アンド
ゲート２２６をインヒビツトして、これによりシ
フトレジスタ２２５の記憶内容がすべてリセツト
される。このリセツト動作が完了した後、シフト
レジスタ２２５はアンドゲート２２１の出力信号
およびアンドゲート２２８を介してアンドゲート
２１２の出力信号を書き込む。このような動作を
行なわせることによつて、シフトレジスタ２２５
には、キーコーダ１００から上記信号Ｘが送出さ
れた後において操作されているキースイツチが割
当てられたチヤンネルに対応するステージに
“１”信号が書き込まれ、次に信号Ｘが発生する
まで自己保持する。 これに対し、シフトレジスタ２１８はリセツト
動作を何ら行なつていないために、その後に離鍵
されたチヤンネルに対してもその対応するステー
ジに“１”信号を記憶し続けている。この場合、
次に再び信号Ｘが供給されると、シフトレジスタ
２２５の出力信号が入力側に帰還されなくなるが
インバータ２２９を介してナンドゲート２３０に
供給される。このナンドゲート２３０には、第３
図ｅに示すパルス信号S₁〜S₈、信号Ｘ、シフトレ
ジスタ２２５の反転出力信号およびシフトレジス
タ２１８の出力信号が供給されている。したがつ
て、信号Ｘの発生期間でかつパルス信号S₁〜S₈の
期間（前半割当て期間TP₁）においてのみシフト
レジスタ２１８とシフトレジスタ２２５の出力が
比較されることになる。そして、シフトレジスタ
２１８の出力が“１”でシフトレジスタ２２５の
出力が“０”となつている場合、つまり最も新し
い信号Ｘの発生後において済に割当てられたキー
コードKCが供給され続けていない場合（すなわ
ち離鍵されている）には、インバータ２２９の出
力が“１”となるために、ナンドゲート２３０の
出力が“０”となつて離鍵状態にあるチヤンネル
を検出する。したがつて、このナンドゲート２３
０から出力される“０”信号のチヤンネル時間を
判別することによつてどのチヤンネルで離鍵され
たのかがわかる。このナンドゲート２３０の
“０”出力信号は、アンドゲート２２３をインヒ
ビツトするために、シフトレジスタ２１８の
“１”出力信号が入力側にもどされなくなり、こ
れによつてすでに離鍵されているチヤンネルに対
応したステージの“１”信号が強制的に“０”信
号に書き変えられる。 なお、２３１はナンドゲート２３０から出力さ
れる離鍵チヤンネルを検出したことを表わす
“０”信号を反転した“１”信号を次に説明する
トランケート回路２０３に供給するインバータで
あり、２３２，２３３は後述するイネーブル信号
INBによつてシフトレジスタ２１８，２２５に
“１”信号を強制的に書き込ませるためのインバ
ータである。 次にトランケート回路２０３について説明す
る。第６図はトランケート回路２０３の具体的な
実施例を示すものであつて、上述したキーオン・
オフ検出回路２０２のナンドゲート２３０から離
鍵されたチヤンネルが検出されると、この離鍵チ
ヤンネル検出信号はインバータ２３１において
“１”信号に反転されてオアゲート２３４を介し
て遅延フリツプフロツプ２３５に記憶される。こ
の遅延フリツプフロツプ２３５の出力信号はアン
ドゲート２３６およびオアゲート２３４を介して
入力側にもどされて保持される。したがつて、こ
の遅延フリツプフロツプ２３５の帰還路に設けら
れているアンドゲート２３６の他の入力には、第
３図ｆに示すパルス信号₁₆が供給されているた
めに、割当て期間TPの終了時まで保持された後
にリセツトされる。この状態において、キーオ
ン・オフ検出回路２０２のシフトレジスタ２１８
から出力が送出されると、後半割当て期間（パル
スS₉〜S₁₆）において割当てが行なわれていないチ
ヤンネルに対応したチヤンネル時間に、インバー
タ２３７から“１”信号が供給されるため、アン
ドゲート２３６からシフトレジスタ２１８の
“０”出力に対応してパルス信号が送り出され
る。なお、後述説明するがナンドゲート２３９の
出力およびイネーブル信号INBはこの場合“１”
である。このアンドゲート２３８の出力信号は、
加算器２４０の入力端子CIに供給され、これに
よつて入力端子A₁〜A₃に供給される３ビツトの
被加算信号に「１」が加算され、この加算結果が
３ビツトの信号として出力端子S₁〜S₃から出力さ
れる。この場合、加算器２４０の出力端子S₁〜S₃
には、インバータ２３７の出力を一方の入力信号
とするアンドゲート２４１ａ〜２４１ｃがそれぞ
れ接続されており、インバータ２３７から“１”
信号が出力された場合のみ、つまり割当てが行な
われていないチヤンネルに対応したチヤンネル時
間の時のみアンドゲート２４１ａ〜２４１ｃが開
かれてオアゲート２４２およびアンドゲート２４
３，２４４を介してシフトレジスタ２４５ａ〜２
４５ｃの入力端にそれぞれ供給されるようになつ
ている。なお、アンドゲート２４３，２４４は、
インバータ２４６を介して供給される“１”信号
（この場合にはイニシアルクリア信号ICが発生さ
れていない）によつて開かれている。シフトレジ
スタ２４５ａ〜２４５ｃはチヤンネル数に等しい
記憶ステージ（この実施例では８ステージ）を有
するシフトレジスタによつて構成されており、チ
ヤンネル時間に同期したクロツクパルスφ_１，φ
_２によつて順次シフトされて最終ステージから出
力信号が送出されている。このシフトレジスタ２
４５ａ〜２４５ｃの各出力信号は、前述した加算
器２４０の被加算信号用の各入力端子A₁〜A₃に
それぞれ供給されている。したがつて、これらの
部分はキーオン・オフ検出回路２０２が前述した
離鍵を検出する毎に各シフトレジスタ２４５ａ〜
２４５ｃの各ステージのうち、シフトレジスタ２
１８の空白チヤンネルに対応したステージにおい
て、現在のカウント値に順次１加算するような離
鍵チヤンネル経過記憶回路２４７を構成している
ことになる。この離鍵チヤンネル経過記憶回路２
４７は、８ステージ構成によるシフトレジスタ２
４５ａ〜２４５ｃを３段並列構成として使用して
いるために、各チヤンネル毎に与えられた並列３
ビツトの離鍵経過信号がチヤンネル時間に対応し
て順次シフトしていることになり、最も古く離鍵
されたチヤンネルに対応するチヤンネル時間に最
も大きな値の離鍵経過信号が３ビツト信号として
出力される。この場合、離鍵チヤンネル経過記憶
回路２４７は、前述したように３ビツト構成とな
つているために、その出力値の最大は７
（“111”）となり、これに１加算を行なうと０
（“000”）となつて最古の離鍵チヤンネルが最も
新しく離鍵されたものとなつてしまう不都合があ
る。このために、各シフトレジスタ２４５ａ〜２
４５ｃの出力側には、３ビツト信号の一致を求め
るナンドゲート２３９が設けられており、このナ
ンドゲート２３９の出力信号によつてアンドゲー
ト２３８をインヒビツトすることによりそのチヤ
ンネルにおいては以後の加算を停止して上述した
不都合を除去している。以上のような動作を行な
わせることによつて、以後に説明する回路によつ
て離鍵の最も古いチヤンネルから順次割当て動作
を行なうことができる。これは、離鍵後において
サステインが加わつているために、操作された鍵
が多い場合には、最も古い離鍵チヤンネルを判別
して新たなキーコードKCを割当てる必要がある
ためである。離鍵チヤンネル経過記憶回路２４７
から各チヤンネル時間に対応して出力される３ビ
ツトの離鍵経過信号は、各ビツト毎にアンドゲー
ト２４８ａ〜２４８ｃおよびオアゲート２４９ａ
〜２４９ｃを介して遅延フリツプフロツプ２５０
ａ〜２５０ｃに供給されて記憶されるようになつ
ている。この場合、各遅延フリツプフロツプ２５
０ａ〜２５０ｃに記憶された３ビツトの信号は、
クロツクパルスφで読み込まれてクロツクパルス
で読み出されているために、１クロツクパルス
分だけ遅延されて出力されることになり、この各
出力信号は各アンドゲート２５１ａ〜２５１ｃお
よび各オアゲート２４９ａ〜２４９ｃを介して入
力側にもどされて記憶が保持されるようになつて
いる。遅延フリツプフロツプ２５０ａ〜２５０ｃ
の出力信号は、３ビツトの離鍵経過信号として比
較器２５２に供給される。比較器２５２は、遅延
フリツプフロツプ２５０ａ〜２５０ｃから供給さ
れる１クロツク時間遅延された離鍵経過信号Ｂと
離鍵チヤンネル経過記憶回路２４７から供給され
る新たな離鍵経過信号Ａとを比較し、Ａ＞Ｂの場
合のみ“１”出力を発生するように構成されてい
る。この比較器２５２から出力された“１”信号
は、ノアゲート２５３を介して各アンドゲート２
４１ａ〜２４１ｃに“０”信号として供給される
ために、各遅延フリツプフロツプ２５０ａ〜２５
０ｃの出力が入力側にもどるのを阻止する。ま
た、この比較器２５２から出力された“１”信号
は、アンドゲート２５４に供給されるために、こ
のアンドゲート２５４が前半割当て期間TP₁にお
ける比較器２５２の出力送出タイミングにおいて
アンド条件が成立し、その出力によつて記憶回路
２４７からの新たな離鍵経過信号Ａの各ビツト信
号がアンドゲート２４８ａ〜２４８ｃを介して遅
延フリツプフロツプ２５０ａ〜２５０ｃに記憶さ
れる。したがつて、これらは各チヤンネルの離鍵
経過信号のうち最大のものを抽出する最大離鍵経
過信号抽出回路２５５を構成していることにな
り、前半割当て期間TP₁の終了時には最大離鍵経
過信号のみが遅延フリツプフロツプ２５０ａ〜２
５０ｃに記憶され、パルス信号S₁₆（第３図ｅ）
によつて１割当て期間TPの終了とともにリセツ
トされる。また、前半割当て期間TP₁において発
生されるアンドゲート２５４の出力信号は、各ア
ンドゲート２５６ａ〜２５６ｃに供給され、この
タイミングにおいて、第２図に示すタイミング信
号発生部８００から出力される３ビツトの各チヤ
ンネルをコード化した信号、すなわちチヤンネル
コード信号HC₁〜HC₃（チヤンネル時間をバイナ
リイコードにしたもの）を各オアゲート２５７ａ
〜２５７ｃを介して、各遅延フリツプフロツプ２
５８ａ〜２５８ｃにそれぞれ記憶する。そして、
この遅延フリツプフロツプ２５８ａ〜２５８ｃの
内容は、前記最大離鍵経過信号抽出回路２５５の
場合と同様に、ノアゲート２５３の出力信号をア
ンドゲート２５９ａ〜２５９ｃに供給しているた
めに、前半割当て期間TP₁内における最大離鍵経
過信号が生ずるチヤンネルを表わすチヤンネルコ
ード信号HC₁〜HC₈が記憶されることになる。こ
の各遅延フリツプフロツプ２５８ａ〜２５８ｃに
記憶された最大離鍵経過信号の生じたチヤンネル
を表わすチヤンネルコード信号HC₁〜HC₈は、１
割当て期間TPの終了時まで保持される。ノアゲ
ート２５３を介して供給されるパルス信号S₁₆に
よりリセツトされる。また、この遅延フリツプフ
ロツプ２５８ａ〜２５８ｃに記憶されているチヤ
ンネルコード信号HC₁〜HC₃は、比較器２６０に
供給されて入力チヤンネルコード信号HC₁〜HC₃
との一致が求められる。両信号が一致すると、そ
のタイミングにおいて一致信号“１”を出力して
キーオン・オフ検出回路２０２にトランケート信
号として供給する。この場合、チヤンネルコード
信号HC₁〜HC₃は１割当て期間TPの期間に２回
循環するために、第１回目の１循環期間（前半割
当て期間TP₁）において各遅延フリツプフロツプ
２５８ａ〜２５８ｃへの書き込みが行なわれるた
めに、比較器２６０における一致出力信号は、後
半割当て期間TP₂においてあるチヤンネル時間に
１回のみ出力されることになる。したがつて、こ
れらの回路は離鍵最古チヤンネル抽出回路２６１
を構成していることになり、各割当て期間の後半
割当て期間TP₂において、最も古い離鍵チヤンネ
ル（トランケートが最も進行しているチヤンネ
ル）に対応したチヤンネル時間にトランケート信
号としてのパルス信号が出力され、キーオン・オ
フ検出回路２０２に対して新たなキーコードKC
を割当てるべきチヤンネルが１回だけ確実に指定
される。なお、離鍵チヤンネル経過記憶回路２４
７において、イニシヤルクリアIC信号をオアゲ
ート２４２を介してシフトレジスタ２４５ａのみ
に書き込むのは、最初にシフトレジスタ２４５ａ
の全ステージに“１”信号を書き込んで最初の状
態におけるトランケート動作を確実にするための
ものである。つまり、シフトレジスタ２４５ａ〜
２４５ｃの内容がすべてリセツトされた状態にな
ると、最大離鍵経過信号抽出回路２５５における
比較器２５２からＡ＞Ｂなる場合に出力される
“１”信号が得られなくなつてしまう。この結
果、離鍵最古チヤンネル抽出回路２６１の各遅延
フリツプフロツプ２５８ａ〜２５８ｃにチヤンネ
ルコード信号HC₁〜HC₃が記憶されなくなり、各
遅延フリツプフロツプ２５８ａ〜２５８ｃはリセ
ツトされた状態を続ける。その結果比較器２６０
においてＡ＝Ｂなる条件が得られず、トランケー
ト信号の発生がなされなくなり、最初に発生され
るキーコードKCが割当てられなくなつてしまう
不都合が生ずる。このような問題を解決するため
に、イニシヤルクリア信号ICを用いてシフトレ
ジスタ２４５ａの全ステージに“１”信号を強制
的に書き込んでいるものである。 以上の説明が最もトランケートの進んでいるチ
ヤンネルを１個のみ指定するトランケート回路２
０３の動作である。 次に押鍵状態メモリ２０４について詳細に説明
する。 第７図は押鍵状態メモリ２０４の具体的な実施
例を示すものであつて、各アンドゲート２６２ａ
〜２６２ｈには前述したキーオン・オフ検出回路
２０２のシフトレジスタ２１８からの出力信号が
供給されている。このシフトレジスタ２１８は、
前述したようにキーコードKCの割当てが行なわ
れているチヤンネルに対応したステージにのみ
“１”信号が書き込まれており、また離鍵された
チヤンネルに対応するステージは“０”に書き変
えられている。このようなシフトレジスタ２１８
の出力信号が押鍵状態メモリ２０４に供給される
と、その出力信号の“１”状態、つまり割当てら
れたキーコードKCに対応する鍵が押鍵されてい
るチヤンネル時間において、第２図に示すタイミ
ング信号発生部８００から各チヤンネル時間に対
応して第３図ｊ〜ｑに示すように順次時分割的に
出力されるチヤンネル信号BT₁〜BT₈のうち該チ
ヤンネル時間に対応する信号がアンドゲート２６
２ａ〜２６２ｈ、オアゲート２６３ａ〜２６３ｈ
を介して遅延フリツプフロツプ２６４ａ〜２６４
ｈに記憶される。遅延フリツプフロツプ２６４ａ
〜２６４ｈの出力はアンドゲート２６５ａ〜２６
５ｈおよびオアゲート２６３ａ〜２６３ｈを介し
て入力側にもどされることによつて保持される。
したがつて、シフトレジスタ２１８から供給され
る押鍵チヤンネルを示す“１”信号によつて、第
１〜第８チヤンネルを担当する遅延フリツプフロ
ツプ２６４ａ〜２６４ｈの対応するチヤンネル担
当部分にのみ“１”信号が記憶され、時分割的に
発生される次の対応するチヤンネル信号BT₁〜
BT₈がインバータ２６６ａ〜２６６ｈを介してア
ンドゲート２６５ａ〜２６５ｈをインヒビツトす
るまで保持し続けられることになる。 例えば第３図に示す第３チヤンネル時間におい
てシフトレジスタ２１８から“１”信号が出力さ
れると、この第３チヤンネル時間に発生されるチ
ヤンネル信号は第３図ｌに示すようにチヤンネル
信号BT₃のみである。この結果、アンドゲート２
６２ｃにおいてのみ条件が成立し、その出力信号
がオアゲート２６３ｃを介して遅延シフトレジス
タ２６４ｃに書き込まれる。これらの回路部分
は、チヤンネル時間に対応して時分割的にシリア
ルに出力されるシフトレジスタ２１８の押鍵チヤ
ンネルを表わす信号を８チヤンネルのパラレル信
号に変換するシリアル・パラレル変換回路２６７
を構成していることになる。そして、このシリア
ル・パラレル変換回路２６７からは、各チヤンネ
ルに対応する出力ライン２６８ａ〜２６８ｈのう
ち、キーコードKCが割当てられており、かつそ
のキーコードKCに対応する鍵が押鍵されている
チヤンネルのみに“１”信号が出力される。例え
ば上述したように第３チヤンネルにおいて、押鍵
されている場合にはライン２６８ｃに“１”信号
が出力される。このように、押鍵チヤンネルに対
応して出力された“１”信号は、各ノアゲート２
６９ａ〜２６９ｈを介して電界効果型トランジス
タ２７０ａ〜２７０ｈのゲート電極に供給され、
この電界効果型トランジスタをオフさせて第１〜
第８チヤンネルに対応して設けられた入出力兼用
端子２７１ａ〜２７１ｈに“１”信号を送出す
る。したがつて、この入出力兼用端子２７１ａ〜
２７１ｈのうちで、“１”信号が送出された部分
が対応するチヤンネルにおいて、鍵が押されてい
ることを示す。そして、この“１”信号、すなわ
ちキーオン信号KON（KON₁〜KON₈）は対応する
楽音形成部７００ａ〜７００ｈの各EG７０４〜
７０６の動作を制御する。また、この押鍵状態メ
モリ２０４には発音チヤンネル規制回路９０４か
ら出力される制御信号MNによつて制御されて発
音チヤンネル数を切換えるためのモード端子２７
２が設けられている。各入出力兼用端子２７１ｂ
〜２７１ｈにはそれぞれオアゲート２７３ａ〜２
７３ｈの片側入力端が接続されている。そして、
このオアゲート２７３ａ〜２７３ｈの他方の入力
端には、隣接する下位（この場合にはチヤンネル
番号の多いもの）のオアゲート２７３ｃ〜２７３
ｈの出力信号が供給されるように接続されてい
る。また、各オアゲート２７３ｂ〜２７３ｈの出
力は、インバータ２７４ｂ〜２７４ｈを介してノ
アゲート２６９ａ〜２６９ｈの入力側に供給され
ている。また、制御チヤンネル数を切替えるため
の制御を行なうモード端子２７２は最下位のオア
ゲート２７３ｈの一方の入力端に接続されるとと
もに、インバータ２７４ｉを介して最下位のチヤ
ンネルに設けたノアゲート２６９ｈの一つの入力
となつている。 このように構成された回路において、全チヤン
ネルを独立して動作させる場合には、第１図に示
す第２モードスイツチ９０３を開いて発音チヤン
ネル規制回路９０４から制御信号MN（Ｍ＝
“１”、Ｎ＝“０”）を出力させ、この制御信号MN
によつてモード端子２７２を“１”レベルとす
る。この結果、モード端子２７２の“１”信号は
インバータ２７４ｉを介してその反転信号“０”
がノアゲート２６９ｈに供給されているために、
このノアゲート２６９ｈの出力側に接続されたト
ランジスタ２７０ｈは遅延フリツプフロツプ２６
４ｈの制御下におかれている。また、他のノアゲ
ート２６９ｇ〜２６９ａもモード端子２７２に供
給された“１”信号がオアゲート２７３ｈ〜２７
３ｂを介し更にインバータ２７４ｈ〜２７４ｂを
介して反転された“０”信号が供給されているた
めに、ノアゲート２６９ａ〜２６９ｈの出力側に
接続されているすべてのトランジスタ２７０ａ〜
２７０ｇは各遅延シフトレジスタ２６４ａ〜２６
４ｇの制御下におかれて全チヤンネルが発音可能
となる。また、インバータ２７４ｃ〜２７４ｉの
出力信号A₀〜A₇を一方の入力とするタイミング
信号発生回路８００のアンドゲート８１０ａ〜８
１０ｈの出力信号は常に“０”となり、これに伴
なつてナンドゲート８１１から送出されるイネー
ブル信号INBが第１〜第８チヤンネル期間におい
て“１”となり、前述した各部の制御が行なわれ
る。 また、この押鍵状態メモリ２０４は、前述した
ように発音チヤンネル規制回路９０４から出力さ
れる制御信号MNによつて記録モード時には第１
チヤンネルのみを作動させ、再生モード時には全
チヤンネルを作動させるように制御される。つま
り、記録モード時において第２モードスイツチ９
０３が閉られると、発音チヤンネル規制回路９０
４から出力される制御信号MN（Ｍ＝“０”、Ｎ＝
“１”）によつて第７図に示す押鍵状態メモリ２０
４のモード端子２７２が“０”に、また入出力兼
用端子２７１ｂが“１”に設定される。このよう
な制御が行なわれると、インバータ２７４ｉの出
力信号が“１”、またはオアゲート２７３ｃ〜２
７３ｈの出力は“０”となつてインバータ２７４
ｃ〜２７４ｈの出力が“１”となり、各トランジ
スタ２７０ｂ〜２７０ｈは常にオフ状態となる。
なお、オアゲート２７３ｂは、入出力兼用端子２
７１ｂに“１”信号が供給されているとともに、
トランジスタ２７０ｂがオフとなつているために
出力“１”を送出している。従つて、インバータ
２７４ｂの出力信号A₀のみが“０”でインバー
タ２７４ｃ〜２７４ｉの出力信号A₁〜A₇はすべ
て“１”となり、これによつてトランジスタ２７
０ａのみが遅延フリツプフロツプ２６４ａの制御
下におかれる。また、インバータ２７４ｃ〜２７
４ｉの出力信号A₁〜A₇が“１”となることによ
つて、第２図のタイミング信号発生部８００のア
ンドゲート８１０ｂ〜８１０ｈがチヤンネル信号
BT₂〜BT₈のタイミングにおいて条件が成立する
ために、ノアゲート８１１から出力されるイネー
ブル信号INBはチヤンネル信号BT₁の発生期間
（第１チヤンネル時間）においてのみ発生される
信号となる。このようにイネーブル信号INBが第
２〜第８チヤンネル時間において“０”になる
と、前述したキーオン・オフ検出回路２０２（第
５図）のアンドゲート２１２の出力を第２〜第８
チヤンネル時間において強制的に“０”とする。
また、第２〜８チヤンネル時間において“０”と
なるイネーブル信号INBは、キーオン・オフ検出
回路のインバータ２３２，２３３をそれぞれ介し
て反転された後、オアゲート２２２およびオアゲ
ート２２４を介してシフトレジスタ２１８，２２
５の入力側にそれぞれ供給される。したがつて、
第２〜８チヤンネル時間においては、第２〜８チ
ヤンネル時間において“０”となる反転イネーブ
ル信号によつてシフトレジスタ２１８，２２
５の対応するステージに“１”が強制的に書き込
まれることになる。この結果、第２〜８チヤンネ
ル部分は割当て済みの状態となり、つまり入力キ
ーコードKCの割当てが不能の状態となる。した
がつて、キーコーダ１００から送出されるキーコ
ードKCは第１チヤンネルのみに割当てられるこ
とになり、これによつて発音チヤンネルを第１チ
ヤンネルのみに規制される。これは、記録モード
においては、磁気記録再生装置４０１ａ〜４０１
ｈのいずれか１台を用いて順次各演奏系列別に独
立した磁気テープを作成するためである。また、
再生モード時においては、第２モードスイツチ９
０３が開かれるために発音チヤンネル規制回路９
０４から出力される制御信号MN（Ｍ＝“１”、Ｎ
＝“０”）によつて第７図に示す押鍵状態メモリ２
０４のモード端子２７２が“１”となり全チヤン
ネルにキーコードKCの割当てが可能となる。 なお、上述したように押鍵状態メモリ２０４を
制御する発音チヤンネル規制回路９０４として
は、例えば第８図に示すように第２モードスイツ
チ９０３の出力で動作するトランジスタ９０４
ａ，９０４ｂを設け、トランジスタ９０４ａはプ
ルアツプ抵抗９０４ｃの出力側をアース電位に落
してモード端子２７２に供給する制御信号Ｍ
（“０”）を発生し、トランジスタ９０４ｂは電気
＋Ｖを入力して入出力兼用端子２１７ｂに供給す
る制御信号Ｎ（“１”）を発生するように構成すれ
ば良い。 演奏情報出力部３００ 次に演奏情報出力部３００について詳細に説明
する。第９図は演奏情報出力部３００の具体的な
実施例を示すものであつて、この演奏情報出力部
３００は16ステージのシリアルイン・パラレルア
ウトのシフトレジスタ３０２を有する。そして、
このシフトレジスタ３０２には、左側から１ビツ
トのキーオン信号KON₁、７ビツトのキーコード
KCの各ビツトKC₁〜KC₇および“10000001”に
固定された８ビツトのポジシヨンコードPCがパ
ラレルに供給される。一方、タイミング信号発生
部８００から供給される第１チヤンネル時間に同
期した信号BT₁（第１０図ｂ）は、フリツプフロ
ツプ３０３において1/2分周されて第１０図ｃに
示すように８チヤンネル時間に一致するパルスが
取り出される。このフリツプフロツプ３０３の出
力は、アンドゲート３０４において信号BT₁と一
致が求められる。したがつて、アンドゲート３０
４からは各チヤンネル時間が２循環する毎に、つ
まりチヤンネルプロセツサ２００におけるキーコ
ードKCの割当て周期毎に第１０図ｄに示す信号
が発生されることになる。このアンドゲート３０
４の出力信号はアンドゲート３０５においてクロ
ツクパルスφとの一致が求められてアンドゲート
３０５から第１０図ｅに示すロード信号Ｌが出力
される。このロード信号Ｌがシフトレジスタ３０
２のロード入力端に供給されると、前述したよう
にパラレルに入力されているキーオン信号
KON₁、キーコードKC、ポジシヨンコードPCが
シフトレジスタ３０２に同時にロードされる。次
に、アンドゲート３０４の出力が“０”になる
と、インバータ３０６の出力が“１”となつてア
ンドゲート３０７から第１０図ｆに示すシフトパ
ルスＳが出力される。このシフトパルスＳがシフ
トレジスタ３０２のシフト入力端に供給される
と、パラレルにロードした情報（KON₁，KC，
PC）が順次シフトされてシフトレジスタ３０２
から第１０図ｇに示すようにシリアルな演奏情報
信号MDとして出力される。 演奏情報記録再生部４００ 次に演奏情報記録再生部４００は、８台の磁気
記録再生装置４０１ａ〜４０１ｈを備えた磁気記
録再生部４０２と同期制御回路４０３とから構成
されており、演奏情報の記録を行なう場合には、
磁気記録再生装置４０１ａ〜４０１ｈのいずれか
１台のみを用いて記録する。例えば磁気記録再生
装置４０１ａを用いる場合には、この磁気記録再
生装置４０１ａの記録モードスイツチＡのみを閉
じて記録モードで作動させる。次に、スタートス
イツチ４０４を１瞬閉じると、同期制御回路４０
３からスタート信号STSが出力されて磁気記録再
生装置４０１ａにセツトされた磁気テープの第１
トラツクに第１１図に示すようにスタート信号
STSが記録され、その後は同期制御回路４０３か
ら連続的に出力される同期信号SPが記録され
る。また、第２トラツクには第１１図に示すよう
にクロツクパルス発生回路９０１から出力される
クロツクパルスφが記録される。更に、第１、第
２モードスイツチ９０２，９０３を記録モード
（図示状態）にセツトすると、前述したように発
音チヤンネル規制回路９０４から出力される制御
信号MNによつてチヤンネルプロセツサ２００に
おける発音割当てが第１チヤンネルのみに特定さ
れる。したがつて、この状態において鍵操作を行
なうと、この鍵操作に対応したキーコードKCが
第１チヤンネルに割当てられ、該キーコードKC
は第１チヤンネル時間に同期してチヤンネルプロ
セツサ２００から出力される。このキーコード
KCおよびこのキーコードKCが割当てられた第１
チヤンネルに対応するキーオン信号KON₁は、演
奏情報出力部３００においてシリアルの演奏情報
信号MDに変換されて磁気記録再生装置４０１ａ
に供給されて第１１図に示すように第３トラツク
に記録される。なお、この記録モードにおいて
は、単音演奏形式で押鍵操作を行なうようにす
る。 このようにして、磁気記録再生装置４０１ａに
セツトする磁気テープをピアノセクシヨン、ベー
スセクシヨン等の演奏系列別に独立させて順次記
録する。なお、記録用の磁気記録再生装置を特定
せずに演奏系列毎に記録用磁気記録再生装置を変
えて作動させても良く、要は演奏系列別（例えば
ピアノセクシヨン、ベースセクシヨン、トランペ
ツトセクシヨン等）に成立した磁気テープに記録
すれば良い。以上が、演奏情報記録再生部４００
の記録動作である。 次に、演奏情報記録再生部４００に記録された
各演奏系列の演奏情報信号MDを再生する場合に
は、まず第１図に示す第１、第２モードスイツチ
９０２，９０３を図示と逆の状態に切換えて再生
モードとする。この状態において各磁気記録再生
装置４０１ａ〜４０１ｈにそれぞれ記録済みの各
演奏系列毎の磁気テープをセツトした状態におい
て、それぞれ再生モードスイツチＢを閉じて、磁
気テープを走行させると、同期制御回路４０３は
各装置４０１ａ〜４０１ｈの磁気テープの第１ト
ラツクからスタート信号STSが読み出された時点
において該スタート信号STSの読み出された磁気
記録再生装置４０１ａ〜４０１ｈを停止させて各
磁気テープの頭出しを行なう。これは、各磁気テ
ープを同時にスタートさせる必要性からである。
このようにして、各磁気テープの頭出しが完了し
たならば、すなわち、各磁気記録再生装置４０１
ａ〜４０１ｈからスタート信号STSが読み出され
たならば、スタートスイツチ４０４を一瞬閉じ
る。スタートスイツチ４０４が一瞬閉じられる
と、同期制御回路４０３は頭出し状態で停止して
いる各磁気記録再生装置４０１ａ〜４０１ｈを同
時にスタートさせる。各磁気記録再生装置４０１
ａ〜４０１ｈがスタートすると、各磁気テープの
第１トラツクから同期信号SPが再生されて同期
制御回路４０３にそれぞれ供給される。同期制御
回路４０３は各磁気記録再生装置４０１ａ〜４０
１ｈから供給される同期信号SPと基準周波数信
号との位相比較を行ない、その比較出力信号を各
磁気記録再生装置４０１ａ〜４０１ｈの駆動部に
フイードバツクすることにより、各磁気記録再生
装置４０１ａ〜４０１ｈを予め定められたスピー
ドで再生駆動する。一方、磁気記録再生装置４０
１ａの第２トラツクからはクロツクパルスφが再
生されて出力される。この再生クロツクパルス
φ′は、再生モード状態にある第１モードスイツ
チ９０２を介してタイミング信号発生部８００に
供給される。したがつて、再生時においては磁気
記録再生装置４０１ａから再生されるクロツクパ
ルスφ′がクロツクパルス発生回路９０１から出
力されるクロツクパルスφの代りとなり、このク
ロツクパルスφ′を基準としてすべての動作が実
行されることになる。一方、各磁気記録再生装置
４０１ａ〜４０１ｈの各第３トラツクからは、そ
れぞれ互いに異なつた演奏情報信号MDが読み出
されてシリアルに出力される。以上の説明が演奏
情報記録再生部４００における再生動作である。
なお、各磁気記録再生装置４０１ａ〜４０１ｈの
再生スピードの変動が同期信号SPの１周期以上
にわたつて変動する場合には、同期信号SPを低
周波信号でFM変調して用いることにより、１周
期ずれを検出することができる。 演奏情報入力部５００ 次に演奏情報入力部５００について詳細に説明
する。第１２図は演奏情報入力部５００を構成す
るシリアル・パラレル変換器５０１ａ〜５０１ｈ
の具体的な実施例を示し、第１図の磁気記録再生
装置４０１ａ〜４０１ｈの第３トラツクから再生
して出力されるシリアルな演奏情報信号MDをク
ロツクパルスφ′に同期して順次ロードするシリ
アルイン・パラレルアウトのシフトレジスタ５０
３と、シフトレジスタ５０３の下位８ビツト出力
をラツチするラツチ回路５０４とを備えている。
またシフトレジスタ５０３の最上位ビツト出力と
上位から８ビツト目の出力はインバータ５０４，
５０５によつて反転されており、このインバータ
５０４，５０５の出力およびシフトレジスタ５０
３の上位２〜７ビツトの出力をノアゲート５０６
に供給し、このノアゲート５０６から“１”信号
が出力されることによつてシフトレジスタ５０３
の上位８ビツトに演奏情報出力部３００で強制的
に入力したポジシヨンコードPC“10000001”が
検出され、以後に続く８ビツトの信号が７ビツト
のキーコードKCと１ビツトのキーオン信号
KON₁であることを確認する。このように、記録
時に特定コードPCに続けてデータ（KC，
KON）を記録しておくことにより、再生時にこ
の特定コードPCを判別することによつてデータ
の位置確認が容易となるものである。そして、ノ
アゲート５０６から出力される“１”信号は、ラ
ツチ回路５０４にロード信号Ｌとして供給され
る。したがつて、シフトレジスタ５０３の上位８
ビツトにポジシヨンコードPC“10000001”が入
力されると、ラツチ回路５０４が以後に続く８ビ
ツトの信号、つまりシフトレジスタ５０３の下位
８ビツト出力をラツチしてパラレルに出力する。
この結果、ラツチ回路５０４の下位１ビツト信号
はキーオン信号KON₁であり、他の７ビツト信号
はキーコードKC（KC₁〜KC₇）となる。このよう
にして各シリアル・パラレル変換器５０１ａ〜５
０１ｈから出力された各キーオン信号KON₁は、
第１図に示す対応するチヤンネルの楽音形成部７
００ａ〜７００ｈにそれぞれ供給される。一方、
各シリアル・パラレル変換器５０１ａ〜５０１ｈ
から出力される各キーコードKCは、時分割ゲー
ト５０２において、タイミング信号発生部８００
から供給されるタイミング信号BT₁′〜BT₈′によ
つて時分割されて第１図に示すキーコード・音高
電圧変換部６００に供給される。したがつて、こ
の時分割ゲート５０２から各チヤンネル時間に同
期して時分割されて出力されるキーコードKCは
チヤンネルプロセツサ２００から出力されるキー
コードKCと同一態様となる。 キーコード・音高電圧変換部６００ キーコード・音高電圧変換部６００に関する詳
細は、前述の特願昭51−75065号（特開昭53−
1014号）において説明されているので、ここでの
説明は省略する。 このように構成された装置において、第１、第
２モードスイツチ９０２，９０３を前述した記録
モード（図示状態）にセツトした状態において
は、押鍵に伴なつてキーコーダ１００から出力さ
れるキーコードKCがチヤンネルプロセツサ２０
０において第１チヤンネルのみに割当てられて出
力される。この第１チヤンネルに割当てられて出
力されるキーコードKCはキーコード・音高電圧
変換部６００において該キーコードKCに対応し
た音高電圧KVに変換されて第１チヤンネルを担
当する楽音形成部７００ａに供給され、ここに於
いて対応する楽音が発生される。 一方、この状態において、磁気記録再生装置４
０１ａ〜４０１ｈの１個を選択してその記録モー
ドスイツチＡを閉じると、該磁気記録再生装置４
０１ａ〜４０１ｈにチヤンネルプロセツサ２００
から出力されるキーコードKCおよびキーオン信
号KONが記録される。このような操作を系列毎
（例えばピアノセクシヨン、ベースセクシヨン、
トランペツトセクシヨン等）に単音演奏形式で行
なつて互いに独立した磁気テープを作成し、この
磁気テープを同時に再生して時分割的にキーコー
ド・音高電圧変換部６００に供給することにより
８種類の互いに異なつた楽音を同時に（複音）で
発生することができ、これに伴なつて磁気テープ
を一部変換することによつて、例えばピアノセク
シヨンとトランペツトセクシヨンからなる発生楽
音の一部、例えばピアノセクシヨンのみを容易に
変換することができる。また、各磁気記録再生装
置（磁気テープ）から再生した演奏情報を用いて
自動演奏を行なつている状態においては、各磁気
記録再生装置の出力に対する発音チヤンネルが固
定されているために、各楽音形成部７００ａ〜７
００ｈを複数種の楽器にそれぞれ対応した音色の
楽音を形成するように設定することによつて、複
数種の楽器による演奏と同様な演奏音を容易に得
ることができる。この場合、各種音色設定器を設
けておき、この音色設定器の出力を切換えて各楽
音形成部７００ａ〜７００ｈのEG７０４〜７０
６に供給するように構成することによつて発生楽
音の音色設定が容易になる。 なお、上述した実施例においては、演奏情報入
力部５００の各シリアル・パラレル変換器５０１
ａ〜５０１ｈから出力されるキーオン信号KON₁
をスタテイツクな信号としてパラレルに取り出し
て各楽音形成部７００ａ〜７００ｈに供給した場
合について説明したが、このキーオン信号KON
を時分割ゲート５０２を介して取り出して押鍵状
態メモリの入力側に供給しても同様な動作が得ら
れる。 また、上述した実施例では、楽音形成部７００
ａ〜７００ｈとして、VCO７０１、VCF７０
２、VCA７０３、EG７０４〜７０６を用いた所
謂シンセサイザ方式で構成した場合につき説明し
たが、楽音形成部はこれに限定されるものではな
く、他の種々の楽音形成方式（例えば波形メモリ
読出し方式など）を用いることができるものであ
り、さらに１つの楽音形成部を各チヤンネルで時
分割使用するようにしてもよい。この場合には、
使用する楽音形成方式に対応して上記実施例のキ
ーコード・音高電圧変換部６００以降の構成を変
更するようにすることは勿論である。 以上説明したように、この発明による自動演奏
装置によれば複音の自動演奏が極めて簡単な構成
でありながら容易に行なえ、これに伴なつて互い
に異なる複数種の演奏情報に対応した発生楽音の
一部を容易に変更することができる等の種々優れ
た効果を有する。

【図面の簡単な説明】

第１図はこの発明による自動演奏装置を適用し
た電子楽器の一実施例を示す全体構成図、第２図
は第１図に示すタイミング信号発生部の一例を示
す詳細回路図、第３図は第２図に示すタイミング
信号発生部において作られる各種タイミング信号
を示す波形図、第４図は第１図に示すキーコード
メモリの一例を示す詳細回路図、第５図は第１図
に示すキーオン・オフ検出回路の一例を示す詳細
回路図、第６図は第１図に示すトランケート回路
の一例を示す詳細回路図、第７図は第１図に示す
押鍵状態メモリの一例を示す詳細回路図、第８図
は第１図に示す発音チヤンネル規制回路の一例を
示す詳細回路図、第９図は第１図に示す演奏情報
出力部の一例を示す詳細回路図、第１０図は第９
図の各部動作波形図、第１１図は第１図に示す演
奏情報記録再生部における磁気テープの記録状態
を示す図、第１２図は第１図に示す演奏情報入力
部の一例を示す詳細回路図である。 １００……キーコーダ、２００……チヤンネル
プロセツサ、３００……演奏情報出力部、３０１
……パラレル・シリアル変換器、４００……演奏
情報記録再生部、４０１……磁気記録再生装置、
４０２……磁気記録再生部、４０３……同期制御
回路、４０４……スタートスイツチ、５００……
演奏情報入力部、５０１……シリアル・パラレル
変換器、５０２……時分割ゲート、６００……キ
ーコード・音高電圧変換部、７００……楽音形成
部、８００……タイミング信号発生部、９０１…
…クロツクパルス発生回路、９０２，９０３……
第１、第２モードスイツチ、９０４……発音チヤ
ンネル規制回路。

Claims (1)

【特許請求の範囲】
1. １ 演奏内容にしたがつて操作される鍵に対応し
   た情報を複数ビツトのデイジタル演奏情報として
   出力する装置およびこのデイジタル演奏情報に応
   動して所定の楽音信号を形成する複数の楽音形成
   部とを有する電子楽器と、上記デイジタル演奏情
   報をシリアルデータに変換する第１の変換器と、
   上記第１の変換器から出力されるシリアルデータ
   のデイジタル演奏情報を記録し得る複数の記録チ
   ヤンネルを有するとともに、各記録チヤンネルに
   記録された該デイジタル演奏情報を同時に再生出
   力する記録再生装置と、上記記録再生装置から出
   力される各記録チヤンネルのデイジタル演奏情報
   を各記録チヤンネル別にパラレルデータに変換す
   る第２の変換器と、上記第２の変換器から出力さ
   れるパラレルデータの各デイジタル演奏情報を上
   記複数の楽音形成部の各々に対して分配供給する
   分配装置とを具備してなる電子楽器の自動演奏装
   置。