JPH0548480B2 - - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は楽音信号の自動的な発生を制御する
自動演奏装置に関する。

【従来技術】

従来、この種の装置は、例えば特開昭50−
17212号公報に示されるように、一つの鍵盤に関
する演奏情報を記憶する自動演奏用メモリを備
え、該自動演奏用メモリから前記演奏情報を自動
的に読み出すとともに同情報を楽音信号発生回路
に供給して、前記演奏情報に対応した一連の楽音
信号を順次発生させることにより、一楽曲に関す
る自動演奏を可能としている。

【発明が解決しようとする課題】

しかるに、上記従来の装置にあつては、常に、
一つの鍵盤に関する演奏情報しか自動演奏用メモ
リに記憶できないとともに同情報に基づく一つの
鍵盤に関する演奏音しか自動的に発生できないの
で、すなわち一つの演奏パート（例えば、メロデ
イ音パート、和音伴奏音パートまたはベース音パ
ート）に関する演奏音しか自動演奏できないの
で、一つの演奏パートを自動演奏させながら別の
パートを該自動演奏装置を組み込んだ楽器または
別途用意した楽器を用いて演奏練習する場合、自
動演奏させる演奏パートを種々切り換えて各種の
演奏パートの楽器演奏を練習するようなことがで
きず、効率のよい演奏練習ができなかつた。 この発明は前記問題に対処するためになされた
もので、その目的は楽器における効率のよい演奏
練習を実現させ得るようにした自動演奏装置を提
供することにある。

【課題を解決するための手段】

上記目的を達成するために、この発明の構成上
の特徴は、メロデイ音パート、伴奏音パートなど
の複数の演奏パートを演奏可能な演奏操作手段
と、自動演奏用メモリ手段と、自動演奏の記録モ
ード又は再生モードを選択的に指令するモード指
令手段と、モード指令手段が自動演奏の記録モー
ドを指令しているとき、演奏操作手段における演
奏操作に同期して、同演奏操作を表す複数の演奏
パートに関する演奏情報を、同演奏操作のタイミ
ングを表す時間情報とともに、自動演奏用メモリ
手段に各演奏パート別に書き込む書き込み手段
と、複数の演奏パートに関して自動演奏用メモリ
手段に記憶されている演奏情報を再生するか否か
を各演奏パート毎に選択指示する選択指示手段
と、モード指令手段が自動演奏の再生モードを指
令しているとき、選択指示手段により制御され自
動演奏用メモリ手段に記憶されている演奏情報の
中から選択指示手段により自動演奏することが指
示されている演奏パートに関する演奏情報のみ
を、自動演奏用メモリ手段に記憶されている時間
情報に基づいて時間経過にしたがつて順次読み出
し出力する読み出し出力手段とを備えたことにあ
る。

【発明の作用及び効果】

上記のように構成したこの発明においては、モ
ード指令手段により自動演奏の記録モードが指令
されているとき、演奏操作手段が操作されると、
書き込み手段が、演奏操作手段における演奏操作
に同期して、同演奏操作を表す複数の演奏パート
に関する演奏情報を、同演奏操作のタイミングを
表す時間情報と共に、自動演奏用メモリ手段に各
演奏パート別に書き込む。 一方、モード指令手段により自動演奏の再生モ
ードが指令されているときには、選択指示手段に
よる選択指示にしたがつて、読み出し出力手段
が、自動演奏用メモリ手段に前記記憶した演奏情
報の中から前記選択指示されている演奏パートに
関する演奏情報のみを、同メモリ手段に記憶され
ている時間情報に基づいて時間経過にしたがつて
順次読み出し出力する。 これにより、前記読み出し出力された演奏情報
を別途設けた楽音信号発生装置又は他の電子楽器
に導くようにすれば、選択指示手段を利用した簡
単な操作により、複数の演奏パートのうちのいず
れかが選択的に自動演奏される。その結果、この
発明による自動演奏装置を利用すれば、一つの演
奏パートを自動演奏させながら別のパートを演奏
練習する場合、自動演奏させる演奏パートを種々
切り換えて各種の演奏パートの楽器演奏を練習で
きるようになり、効率のよい演奏練習が可能とな
る。また、この自動演奏装置を利用すれば、各種
楽器における一つのパートの演奏しかできない初
心者でも、前記演奏可能なパートのみを演奏する
とともに、他の演奏パートを自動演奏させること
により、複数のパートからなる豊かな演奏音楽を
楽しむことができる。

【実施例】

以下図面を参照しながらこの発明の一実施例を
説明する。第１図はこの発明に係る自動演奏装置
を内蔵した電子楽器の全体的な構成を示したもの
で、鍵盤部７はメロデイ音パート、和音伴奏音パ
ート及びベース音パートを演奏する上鍵盤、下鍵
盤及びペダル鍵盤と、さらに各種楽音形成、効果
付加等の制御用スイツチ類等とからなるものであ
り、この鍵盤部７からの操作制御信号はキーコー
ダ８に供給される。具体的には、上、下、ペダル
の各鍵盤において鍵の操作された時に、その操作
鍵音高に対応する音高情報を、各鍵にそれぞれ設
けた鍵スイツチの動作に伴ない発生してキーコー
ダ８に供給するものであり、また制御用各種スイ
ツチ類の設定状態に応じた制御信号をそのスイツ
チ回路により発生し、キーコーダ８に供給するも
のである。そして、この鍵盤部７からの各情報
は、キーコーダ８においてそれぞれデイジタルコ
ード化されるもので、例えば各鍵盤から鍵操作に
伴い発生される音高情報は、例えばＣ、Ｃ＃、
Ｄ、……Ｂの12音階を表現するノート情報、およ
び音域を表現するオクターブ情報の組み合わせで
表現し、ノート情報は４ビツト（N1〜N4）のノ
ートコード、オクターブ情報は３ビツト（B1〜
B3）のオクターブコードによつて構成させる。
すなわち、音高情報は７ビツトでコード化表現さ
れるようにする。 このようにキーコーダ８でコード化された情報
は、チヤンネルプロセツサ９において複数のチヤ
ンネルのいずれかに割当てられる。すなわち、チ
ヤンネルプロセツサ９においては、鍵盤部７から
得られる各情報を、時分割設定される複数のチヤ
ンネル（この実施例では16チヤンネル）のいずれ
かに割当て、また各チヤンネルに割当てられた各
情報をそれぞれ多重化して４ビツトの信号KC１
〜KC４に変換して出力する。この場合、チヤン
ネルプロセツサ９から出力される信号は、前述し
たように音高を表現する７ビツトの情報の他に、
その音高に対応する鍵の押鍵、離鍵に対応するキ
ーオン信号、エンベロープ指定情報等を含んで例
えば12ビツトで構成され、この12ビツトの情報は
４ビツトづつ３分割して時分割多重化してなる。 このようにしてチヤンネルプロセツサ９から得
られた４ビツトの信号KC１〜KC４は、メモリ回
路１０に書き込み情報として供給するもので、こ
のメモリ回路１０に対しては、指令制御部１１の
指令スイツチＳ１からの記録、再生指令Ｒ／を
供給する。このスイツチＳ１は、投入状態で記録
指令（Ｒ＝レコード）が「１」となるもので、ス
イツチＳ１が開路される状態では再生Ｐの指令状
態となるものである。また、この指令制御部１１
には、さらにスイツチＳ２，Ｓ３，Ｓ４が設けら
れ、それぞれ上鍵盤Ｕ、下鍵盤Ｌ、ペダル鍵盤Ｐ
に対応して、閉路時に「１」の選択指令信号を発
生し、メモリ回路１０の読み出し鍵の指定情報と
して供給する。そして、メモリ回路１０からの読
み出し情報KC１′〜KC４′は、楽音発生装置１２
に供給され、読み出し情報に対応した演奏音が発
生されるようにしてなる。 第２図は上記チヤンネルプロセツサ９部を詳細
にして示したもので、発音割当て回路部１３、デ
ータ多重回路１４、ならびに上記割当ておよび多
重化のためのタイミング信号発生回路１５を備え
る。 発音割当て回路部１３は、操作された鍵に対応
する音高情報を、特定される数（例えば16）の発
音チヤンネルのいずれかに割当てるもので、キー
コーダ８から与えられるキーコードにもとずいて
割当て動作が行われる。すなわち、発音割当て回
路部１３を構成するキーコード記憶回路１７にキ
ーコーダ８からのノートコードおよびオクターブ
コードからなるキーコードＮ１〜Ｂ３を供給する
もので、このキーコード記憶回路１７は、発音チ
ヤンネル数に対応する特定数（例えば16）の記憶
位置を備えている。そして、割当て動作の結果、
その時に操作されている鍵にそれぞれ対応するキ
ーコードを、キーコード記憶回路１７の特定され
る数の記憶位置のいずれか１つに記憶されるよう
にする。この場合のキーコードの割当て動作の基
本的は条件は以下(A)および(B)に示す通りである。 (A) いまだ記憶されていない記憶位置（空白チヤ
ンネル）に割当てる。 (B) 現在押鍵中である鍵と同じ鍵をあらわすキー
コードが、重複して複数の記憶位置（チヤンネ
ル）に記憶されないようにする。 ただし、上記(B)の場合、現在押鍵中でない鍵の
情報（古いキーコード）と同じキーコードが、新
しい鍵操作にもとずきキーコーダ８から供給され
た場合は、その新しいキーコードは適宜別のチヤ
ンネルに割当てられることを妨げない。 このようなキーコード記憶回路１７に対する入
力キーコードＮ１〜Ｂ３は、この記憶回路１７に
すでに記憶されていて読み出される割当て済みの
キーコードＮ１′〜Ｂ３′と比較回路１８で比較さ
れている。そして、各記憶位置（チヤンネル）に
対応して、一致している状態でイコール信号EQ
を発生する。この比較回路１８からのイコール信
号EQは、割当て制御部１９に与えるもので、前
記した(A)および(B)の割当て条件が満足される時に
ロード信号LDを発生し、キーコード記憶回路１
７に記憶指令を与える。また、この割当て制御部
１９では、比較回路１８からのイコール信号EQ
にもとずき、キーコード記憶回路１７に記憶され
ているキーコードＮ１′〜Ｂ３′と同一キーコード
Ｎ１〜Ｂ３がキーコーダ８から出力されているこ
とを検知し、押鍵の継続中であることをあらわす
キーオン信号KO１またはKO２を発生している。 このキーオン信号KO１またはKO２は、演奏
音のエンベロープをサステイン状にする場合に
は、押鍵継続中は連続して発生するものである
が、例えば演奏者のエンベロープをアタツク系の
ものとする場合には、アタツク系キーオン信号発
生回路２０から指令信号を与え、キーオン信号
KO１またはKO２が、押鍵から比較的短い時間
（10m程度）発生されるようにする。 割当て制御部１９における記憶制御割当て状態
は、トランケート回路２１において監視されるも
ので、このトランケート回路２１では、その時点
より最も古い（早い時期に）離鍵された鍵の情報
が割当てられているチヤンネルを検出するもので
あり、空チヤンネルの選択優先順位を指定するよ
うになる。そして、この検出チヤンネルにもとず
き、割当て制御部１９に対して、トランケートチ
ヤンネル指定信号TRを供給する。割当て制御部
１９では、トランケートチヤンネル指定信号TR
で指定される古いチヤンネルの古い割当てを解消
して、そのチヤンネルに新しく操作された鍵のキ
ーコード情報を割当て記憶させる制御を行なう。 発音割当て回路部１３には、さらに自動コード
音用のキーオン信号発生回路２２、および自動ア
ルペジヨ回路２３が設けられており、キーオン信
号発生回路２２は、自動コード音（和音）の発音
タイミングをあらわすキーコーダ８からの信号
CGにもとずいて、所定時間幅のキーオン信号
KO３を発生する。また、自動アルペジヨ回路２
３は、キーコーダ８からの自動アルペジヨ指令信
号ARPに対応してキーコード記憶回路１７から
の出力キーコードＮ１′〜Ｂ３′を、例えば下鍵盤
に対応する情報に限つて順位をもつて選択し、自
動アルペジヨ音として発生すべき音高のキーコー
ドAN１〜AB２としてキーコード記憶回路１７
に供給する。この自動アルペジヨ音のキーコード
AN１〜AB２は、割当て制御部１９の制御にも
とずいて、キーコード記憶回路１７のアルペジヨ
専用チヤンネルに書き込まれる。 タイミング信号発生回路１５は、発音割当て回
路部１３における発音割当て動作を制御するため
のタイミング信号を発生すると共に、データ多重
回路１４における各種情報の時分割多重動作を制
御するためのタイミング信号を発生する。そし
て、データ多重回路１４では、発音割当て回路部
１３から与えられる割当て済みキー情報（キーコ
ードＮ１′〜Ｂ３′、キーオン信号KO１〜KO３
等）、およびキーコーダ８から与えられる制御情
報を、タイミング信号発生回路１５からのタイミ
ング信号にもとずき、時分割多重化する。すなわ
ち、データ多重回路１４に入力された多数ビツト
のキー情報は、例えば４ビツトKC１〜KC４のデ
ータラインに多重化され、チヤンネルプロセツサ
９の出力情報とされるものである。 このようなチヤンネルプロセツサ９の割当て回
路１３においては、多チヤンネルが時分割的に形
成されるもので、その各チヤンネルの時分割タイ
ムロツトは、クロツクパルスφ₁のタイミングで
順次区切られるようになつている。 第３図のａは、この割当て回路部１３における
各チヤンネルのタイムロツトを示したもので、ク
ロツクパルスφ₁の周期に対応して16個のタイム
ロツトが、第１乃至第16チヤンネルにそれぞれ順
次対応するものである。ここで、クロツクパルス
φ₁の発生周期は例えば1μ秒とされるものであり、
したがつて１つのチヤンネルの時間幅は1μ秒と
されるものである。また、上記チヤンネルは、上
鍵盤、下鍵盤、ペダル鍵盤等の鍵盤別にあらかじ
め定めるものであり、発音割当て回路部１３は、
その定められたチヤンネルに対応鍵盤部からのキ
ー情報を割当てる。そして、例えば上鍵盤は第
３、第４、第６、第７、第10、第13、第16チヤン
ネルに、下鍵盤は第２、第５、第８、第９、第
11、第12、第15チヤンネルに割当てるようにし、
さらにペダル鍵盤は第１チヤンネルに割当てるよ
うにすればよく、その他自動アルペジヨ音のため
に第14チヤンネルを専用チヤンネルとして割当て
るようにする。 第３図のｂ〜ｅに示したYUK，YLK，YPK
およびYARの信号は、上記上鍵盤、下鍵盤、ペ
ダル鍵盤および自動アルペジヨの専用チヤンネル
を指定する信号であり、これらの信号はタイミン
グ信号発生回路１５から発生される。 第４図は、このタイミング信号発生回路１５の
構成例を示したもので、クロツクパルスφ₁をカ
ウンタ２４で計数させる。このカウンタ２４は２
進カウンタを４段に縦続接続したもので、その各
２進カウンタ部の状態をアンド回路２５で検知
し、その２進カウンタ部が全て「１」の時にアン
ド回路２５から出力信号を取り出すもので、カウ
ンタ２４はクロツクパルスφ₁を1/16に分周する
回路となる。このカウンタ２４は、電源投入時等
の初期時において、イニシヤルクリア信号ICが
供給され、リセツトして初期設定されるものであ
り、クロツクパルスφ₁を16個計数する毎にアン
ド回路２５から出力パルス信号を発生する。した
がつて、アンド回路２５からの出力信号は、前記
タイムスロツトの第16チヤンネルに相当するよう
になる。 アンド回路２５からの16μ秒毎の出力パルス信
号は、クロツクパルスφ₁でシフト駆動される16
ステージのシフトレジスタ２６の先頭ステージに
供給し、クロツクパルスφ₁が16個発生する間に、
その各ステージ「１」〜「16」の出力ラインに順
次「１」の出力信号を発生させる。すなわち、ク
ロツクパルスφ₁に対応して、上記「１」〜「16」
の各ステージから、「１」の信号が順次循環して
発生されるようになり、その各ステージが第３図
のａに示した16個の各チヤンネルに対応するよう
になる。 したがつて、このシフトレジスタ２６の「３」
「４」「６」「７」「10」「13」ステージの出力信号
をオア回路２７で検知すれば、これは前記した上
鍵盤のチヤンネル指定信号YUKとなり、また
「２」「５」「８」「９」「11」「12」「15」ステージ
の出力信号をオア回路２８で検知することによつ
て、下鍵盤のチヤンネル指定信号YLKとなる。
さらに、シフトレジスタ２６の「１」ステージの
信号は、オア回路７０を介してペダル鍵盤のチヤ
ンネル指定信号YPKとなり、同じく「14」ステ
ージの信号をオア回路７１で検知することによ
り、自動アルペジヨのチヤンネル指定信号YAR
が得られる。 チヤンネルプロセツサ９においては、その処理
動作の１サイクルを、第３図のａに示した16チヤ
ンネルからなる時分割チヤンネル単位時間が３循
環する時間（16＊３＝48チヤンネル＝48μ秒）と
して動作するものである。すなわち、第３図のｆ
〜ｈに示す信号Ｈ１〜Ｈ３は、それぞれチヤンネ
ルプロセツサ９の第１乃至第３処理期間に示すよ
うになるもので、この信号Ｈ１〜Ｈ３はアンド回
路２５からの出力信号を1/3分周回路２９で分周
し、その各位相の異なる分周信号をデコーダ３０
で検知することにより得られる。 このタイミング発生回路１５からは、さらに上
記処理期間信号Ｈ１〜Ｈ３と、シフトレジスタ２
６からの信号の論理によつて、第３図のｉ，ｊに
示すような48μ秒周期の２相のクロツクパルス
φ_A，φ_Bを発生する。このクロツクパルスφ_A，φ_B
は、上記第１乃至第３処理期間信号Ｈ１〜Ｈ３が
発生する48μ秒の期間に同期してキーコーダ８か
ら各種データ類を送出するために、キーコーダ８
において使用される。 チヤンネルプロセツサ９にキーコード情報を与
えるキーコーダ８は、例えば特開昭52−23324号
に示されるように構成すればよい。すなわち、鍵
盤部７において操作された鍵を検知して、これを
キーコードＮ１〜Ｂ３に変換して出力するもの
で、同時に操作されている複数の鍵の複数のキー
コードは、各操作鍵毎に一定時間幅で時分割的に
出力されるもので、その時間幅は上記クロツクパ
ルスφ_A，φ_Bによつて規制され、パルスφ_Aの立ち
上りからパルスφ_Bの立ち下りに至る期間に同期
した48μ秒の幅である。例えば、ある操作鍵のキ
ーコードはクロツクパルスφ_Aの立ち上りからク
ロツクパルスφ_Bの立ち下りに至る期間に同期し
た48μ秒の時間幅でキーコーダ８からチヤンネル
プロセツサ９に供給されると、次の48μ秒の期間
では他の操作鍵のキーコードがチヤンネルプロセ
ツサ９に供給される。キーコーダ８から１つのキ
ーコードＮ１〜Ｂ３が送出される時間幅は、第３
図のｋに示される。 ここで、キーコードＮ１〜Ｎ３は、前述したよ
うに音階名をあらわす４ビツトのノートコードＮ
１〜Ｎ４と、オクターブをあらわす３ビツトのオ
クターブコードＢ１〜Ｂ３からなる７ビツトのコ
ード情報でなり、その音階名との関係は第１表に
示す通りである。

【表】

【表】 ここで、Ｃ音のノートコードは「1100」である
が、楽音発生のために実際に使用されるＣ音のノ
ートコード「1111」に変換されるようになつてい
る。Ｃ音のノートコードを始めから「1111」とし
ないのは、後述するように多重化された情報を元
にもどすために使用する基準情報を「1111」とし
たためであり、これと重複をさけるようにしたた
めである。

【表】 第２表は、音域を定めるオクターブとオクター
ブコードの内容の一例を示したものである。この
表から明かなように、オクターブコードＢ１〜Ｂ
３とオクターブ音域との関係は、鍵盤の種類によ
つて異なつている。例えば、上鍵盤にあつては、
C₃〜C₇の音高範囲であり、これよりも低いＢ２
以下の音域、および高いC₇＃以上の音域は使用
されない。これに対して、下鍵盤は上鍵盤より１
オクターブ低いC₂〜C₆の範囲の音であり、同じ
オクターブコード「001」であつても、上鍵盤に
対してはC₃＃〜C₄、下鍵盤に対してはC₂＃〜C₃
の音域に対応するようになる。また、１つのオク
ターブコードで指定する音域は、通常のオクター
ブ指示のＣ，Ｃ＃，……Ｂの範囲ではなく、Ｃ
＃，Ｄ……Ｃの音域としている。したがつて、最
低音域のオクターブコード「000」ではＣの音名
１個を指示するようになる。 尚、この第２表の「アルペジヨ」の欄には、自
動アルペジヨ回路２３から発生される自動アルペ
ジヨ音用のキーコードAN１，AB２に含まれる
オクターブコードAB１，AB２に対応する音域
を示した。これは下鍵盤のオクターブコードＢ
１，Ｂ３と略同じであるが、最低音域のC₂の音
が自動アルペジヨにおいては使用されない。した
がつて、アルペジヨ用のオクターブコードAB
１，AB２において第３ビツト目Ｂ３に対応する
ビツトが不要である。ペダル鍵盤の鍵域はC₂か
らC₃までの音高であるので、この場合も第３ビ
ツト目Ｂ３は不要である。 キーコーダ８からは、キーコードＮ１〜Ｂ３に
同期して、そのキーコードがあらわす鍵の所属す
る鍵盤の鍵盤信号、具体的には上鍵盤Ｕ、下鍵盤
Ｌ、ペダル鍵盤Ｐの信号が48μ秒幅で出力され
る。操作された鍵のキーコードＮ１〜Ｂ３および
その鍵盤信号Ｕ，Ｌ，Ｐは、適当な時間間隔で繰
り返しキーコーダ８から発生されるもので、これ
ら情報信号はその鍵が離されるまで継続する。ま
た、これまで発生されていたキーコードの中で、
どのキーコードに対応する鍵が離鍵されたかを検
査するために、キーコーダ８からキーオフ検査信
号Ｘが定期的に発生される。このキーオフ検査信
号Ｘの発生状態は、第３図のｋに示した１キーコ
ードを送出時間と同じ48μ秒であり、この信号Ｘ
の発生されている期間は、キーコードＮ１〜Ｂ３
および鍵盤信号Ｕ，Ｌ，Ｐは発生されない。ま
た、このキオフ検査信号Ｘの発生間隔は、例えば
５ｍ秒程度であり、デイジタル回路においては比
較的長い時間であると共に、人間の聴感覚では略
同時と感ずる程度の短い時間である。そして、発
音割当て回路部１３内の割当て制御部１９におい
ては、キーコード記憶回路１７の入出力情報の比
較情報をもとに、これまでチヤンネルプロセツサ
９に供給されていたキーコードの中で、キーオフ
検査信号Ｘの１発生期間の間に供給されなくなつ
たことの条件に合うキーコードを検知し、その検
知されたキーコードに関する鍵が離鍵されたこと
を判断させるものである。 キーコーダ８は、以上説明した鍵に関する情報
Ｎ１〜Ｎ３、Ｕ，Ｌ，Ｐ，Ｘ等を送出するばかり
でなく、楽音制御用あるいは各種機能選択用のス
イツチ類によつて得られた情報をも送出するもの
で、例えば自動アルペジヨ演奏が選択されている
場合は、自動アルペジヨ選択信号ARPが、第３
図のｋに示す１キーコード送出時間に同期した
48μ秒幅で出力される。この自動アルペジヨ選択
信号ARPが送出されている時、鍵に関する情報
類は送出されない。エンベロープコントロール信
号ECは、発生される楽音の振幅エンベロープ波
形をサステイン系、アタツク系のどちらかにする
かの切替選択を行うもので、「１」あるいは「０」
でその一方を選択指定するようになる。ダンパ信
号DUは、離鍵後における上記エンベロープ波形
の減衰波形を急激に立ち下げて演奏者を断つため
の指令信号で、ダンパスイツチの操作によつて発
生される。 キーコーダ８では、また自動ベース・コード演
奏のための指令処理も行なうことができ、自動ベ
ース・コード演奏が選択指定される時に、鍵盤部
７の操作にもとづいて、自動ベース音用のキーコ
ード、さらに自動コード音（和音）用のキーコー
ドを適宜のタイミングで発生する。そして、自動
ベース・コード演奏を行う場合には、キーコーダ
８からその選択信号ABCが出力される。同時に、
スローロツクのリズムが選択されている時には信
号SRが出力され、自動コード音を発生すべきタ
イミングにおいて、キーコーダ８からタイミング
信号CGが発生される。これらの信号ABC，SR，
CGは、自動コード音の振幅エンベロープ波形を
制御するために、チヤンネルプロセツサ９を介し
て出力される。 その他、キーコーダ８からは、鍵操作をあらわ
す情報を、その鍵の離鍵後も記憶して楽音発生の
ために使用すべきことをあらわすメモリ信号
MM、自動アルペジヨ音の音高上昇パターン、若
しくは上昇と下降の繰り返しパターンを選択する
アツプ／ターン選択信号UT、自動アルペジヨ演
奏の演奏音程パターンを選択するアルペジヨパタ
ーン信号AP１，AP２，AP３，AP４等が必要に
応じて送出されるものである。 第５図は、発音割当て回路部１３のキーコード
記憶回路１７を中心にして詳細に示したもので、
このキーコード記憶回路１７は、入力キーコード
Ｎ１〜Ｂ３の各ビツトをそれぞれに対応して16ス
テージのシフトレジスタ３１を備える。このシフ
トレジスタ３１には、それぞれデータ読み込み用
のアンド回路３２、各シフトレジスタ３１からの
出力情報を入力側に帰還する自己保持用のアンド
回路３３を備え、このアンド回路３２，３３の出
力情報は、オア回路３４を介して各対応シフトレ
ジスタ３１の先頭部に入力する。これらシフトレ
ジスタ３１は、それぞれクロツクパルスφ₁によ
つてシフト駆動されるものであり、その各ステー
ジには前述した16チヤンネルの情報が、キーコー
ドＮ１〜Ｂ３を構成するビツト毎に記憶されるも
ので、その各読み込用アンド回路３２に供給され
るキーコードＮ１〜Ｂ３は、シフトレジスタ３１
からのそれぞれ出力情報Ｎ１′〜Ｂ３′とデイジタ
ルコンパレータ３５において対比する。上記読み
込み用アンド回路３２に供給されるキーコードＮ
１〜Ｂ３は、それぞれオア回路３６を介して供給
されるもので、このオア回路３６には、自動アル
ペジヨ回路２３からのアルペジヨキーコードAN
１〜AB２を供給し、シフトレジスタ３１の所定
チヤンネルに対応するステージに書き込まれるよ
うになつている。 デイジタルコンパレータ３５においては、前述
したように48μ秒の間変化しないある操作鍵に対
応するキーコードＮ１〜Ｂ３と、クロツク信号
φ₁に同期して1μ秒毎に変化するチヤンネル割り
当て済みキーコードＮ１′〜Ｂ３′とを比較し、入
力キーコードＮ１〜Ｂ３と同一のキーコードＮ
１′〜Ｂ３′がキーコード記憶回路１７にすでに記
憶されている時には、その記憶チヤンネル時間に
同期して一致検出信号EQ１を発生する。すなわ
ち、デイジタルコンパレータ３５では、入力キー
コードＮ１〜Ｂ３の鍵盤種別に無関係に比較動作
が行われ、一致検出信号EQ１を発生するもので、
この信号EQ１はアンド回路３７，３８，３９に
供給される。このアンド回路３７〜３９には、そ
れぞれタイミング信号発生回路１５からの上鍵
盤、下鍵盤、ペダル鍵盤のタイミング信号YUK，
YLK，YRKと共に、キーコーダ８からの鍵盤指
定の信号Ｕ，Ｌ，Ｐを供給し、その一致検出信号
EQ１の発生タイミングから、オア回路４０を介
して入力キーコードＮ１〜Ｂ３の所属鍵盤と同一
の鍵盤のチヤンネル時間に発生する一致検出信号
のみを取り出し、アンド回路４１を介してライン
４２から割当て制御部１９に比較信号EQとして
供給する。アンド回路４１には、自動アルペジヨ
選択信号ARPの供給されるインバータ４５の出
力をゲート信号として供給し、アルペジヨ選択信
号ARPの存在で比較信号EQの出力を阻止させる
ようにする。前述したように、自動アルペジヨ選
択信号ARPが送出されている時は、鍵盤信号Ｕ，
Ｌ，Ｐは存在しないので、アンド回路４１は省略
してもよい。 尚、自動アルペジヨ選択信号ARPの発生して
いる48μ秒の間は、自動アルペジヨ回路２３から
自動アルペジヨ音のキーコードAN１〜AB２が
オア回路３６群に加えられ、アルペジヨ専用チヤ
ンネルである第14チヤンネルに対応するタイミン
グでキーコード記憶回路１７に記憶されるように
なつている。また、キーコード記憶回路１７の出
力情報の中で、ノートコードＮ１〜Ｎ４は自動ア
ルペジヨ回路２３に供給されるようになつてい
る。 上記比較信号EQの供給される割当て制御部１
９は第６図に示すように構成されるもので、それ
ぞれ16ステージのシフトレジスタからなるキーオ
ンメモリ４６、下鍵盤キーオンメモリ４７、キー
オン一時メモリ４８、キーオフメモリ４９を備
え、これらメモリ４６〜４９はそれぞれクロツク
パルスφ₁でシフト駆動され、各チヤンネルの情
報を時分割的に記憶するようになつている。 キーオンメモリ４６は、キーコード記憶回路１
７に割当て記憶されたキーコードＮ１′〜Ｂ３′に
係る鍵が操作中である場合に、その割当てチヤン
ネルに同期して信号「１」（キーオン信号KO）
を記憶する。したがつて、キーオンメモリ４６の
出力が「１」となるチヤンネルでは、すでに音の
割当てがされており、しかもその音の鍵が操作中
であることをあらわしている。 前記比較回路１８からの比較信号EQは、アン
ド回路４３および４４に供給し、アンド回路４３
にはさらにキーオンメモリ４８からの出力信号
KO、および第５図のオア回路３６からのノート
コードＮ１〜Ｎ４を検知するオア回路５０からの
キーコード検出信号KONを供給する。 したがつて、このアンド回路４３は、「現在、
キーコードＮ１〜Ｎ３（またはAN１〜AB２）
が供給されていること、（KON＝１）」、「キーコ
ードＮ１〜Ｂ３がいずれかのチヤンネルにすでに
割当てられていること（EQ＝１）」、「そのチヤン
ネルに割当てられた音の鍵が操作中であること
（KO＝１）」の各条件が満足される時に、割当て
済みキーオン信号AKONを発生する。この割当
て済みキーオン信号AKONは、オア回路５１お
よびアンド回路５２を介して、１ビツトのシフト
遅延回路５３に供給し、この遅延回路５３の出力
信号はオア回路５１に帰還してホールドされるよ
うになる。ここで、アンド回路５２に供給される
ゲーム信号48は、第４図に示したタイミング発
生回路１５のアンド回路５４から得られる第３図
のｌに示した１サイクル終了信号Y48を、インバ
ータ５５で反転して得られる。上記アンド回路５
４には、デコーダ３０からの第３処理期間信号Ｈ
３、およびアンド回路２５からの第16チヤンネル
時間に同期したパルス信号が加えられるもので、
その出力信号が加えられるもので、その出力信号
Y48は処理動作サイクルの最終チヤンネル時間に
おいて発生される。したがつて、ゲート信号48
は、第１および第３処理期間Ｈ１，Ｈ２、および
第３処理期間Ｈ３の始めから第15ビツト目までの
合計47ビツトタイムの間、第３図のｍに示すよう
に発生される。すなわち、遅延回路５３によるホ
ールド情報は、１サイクル終了信号と共にクリア
される。 キーコーダ８から供給されたキーコードＮ１〜
Ｂ３がすでに割当て済みのものである場合は、第
１処理期間信号Ｈ１が発生している16ビツトタイ
ムの間の当該割当てチヤンネル時間において、割
当て済みキーオン信号AKONが発生される。こ
の信号AKONは、ただちに遅延回路５３を含む
ホールド回路で記憶されるので、第２処理期間信
号Ｈ２の発生している16ビツトタイムの間は、遅
延回路５３の出力は「１」の状態に持続される。
この遅延回路５３の出力はインバータ５６で反転
されてオア回路５７に供給され、第２処理期間に
おける新たな割当て動作は行われない。 逆に、キーコーダ８から供給されたキーコード
Ｎ１〜Ｂ３が、未だ割当てられていない新しい操
作鍵によるものである場合、あるいは自動アルペ
ジヨのキーコードAN１〜AB２が供給されてい
る場合は、第１処理期間信号Ｈ１、および第２処
理期間信号Ｈ２の発生している間は、アンド回路
４３の出力信号AKONは「０」である。したが
つて、その間インバータ５６の出力は「１」とな
り、この信号はオア回路５７を介してアンド回路
５８に加わる。このアンド回路５８には、第５図
に示したオア回路５０からのキーコード検出信号
KONも供給して新たなキーコードＮ１〜Ｂ３が
供給されていることを条件付け、キーオンメモリ
４６の出力をインバータ５９で反転してさらにゲ
ート信号として供給することによつて離鍵されて
いるチヤンネル時間を判別し、アンド回路５８か
ら新たな鍵が操作されたことをあらわすニユーキ
ーオン信号NKOを、新しい割当てチヤンネル時
間に対応して発生させる。 アンド回路５８から発生されるニユーキーオン
信号NKOは、アンド回路６０，６１，６２，６
３に供給し、これらアンド回路６０〜６３のいず
れか一つにおいて、単一のチヤンネル時間に同期
して選択され、オア回路６４，６５を介してキー
オンメモリ４６に書き込まれる。そして、オア回
路６４からの出力信号は、さらにロード信号LD
として取り出す。 アンド回路６０〜６３には、キーコーダ８から
の鍵盤信号Ｕ，Ｌ，Ｐ、アルペジヨ選択信号
ARPがそれぞれゲート信号として加えられ、さ
らに各鍵盤および自動アルペジヨの専用割当てチ
ヤンネルを示す信号YUK２，YLK２，YRK２，
YAR２をそれぞれゲート信号として供給してな
る。上記信号YLK２〜YAR２は、第３図のｇに
示す第２処理期間の間でのみ発生する専用チヤン
ネル信号YUK，YLK，YPK，YARであり、第
４図のアンド回路６６〜６９からそれぞれ得られ
る。このアンド回路６６〜６９には、デコーダ３
０からの第２処理期間信号Ｈ２が加わり、さらに
オア回路２７，２８，７０，７１それぞれから、
上鍵盤専用チヤンネル信号YUK、下鍵盤専用チ
ヤンネル信号YLK、ペダル鍵盤専用チヤンネル
信号YPK、さらに自動アルペジヨ専用チヤンネ
ル信号YARがそれぞれ加えられる。 ペダル鍵盤および自動アルペジヨの専用チヤン
ネルは、それぞれ１チヤンネルであるため、ペダ
ル鍵盤信号Ｐ若しくは自動アルペジヨ信号ARP
が供給されている時にニユーキーオン信号NKO
が発生すると、信号YPK２あるいはYAR２の発
生に応じて、第２処理期間の第１あるいは第14チ
ヤンネル時間において、アンド回路６２若しくは
６３から信号「１」が出力される。しかし、上鍵
盤および下鍵盤の専用チヤンネルはそれぞれ７チ
ヤンネル存在するので、ニユーキーオン信号
NKOを単一のチヤンネルに割当てるためにトラ
ンケートチヤンネル指定信号TRが使用される。 トランケートチヤンネル指定信号TRは、後述
するトランケート回路２１から発生されるもので
あるが、この信号TRは、現在割当て中の音の中
で、上鍵盤および下鍵盤でそれぞれ最も古く離鍵
された鍵の割当てチヤンネル時間に同期して発生
されるものである。 このトランケートチヤンネル指定信号TRは、
第６図のアンド回路７２および７３に加わり。上
鍵盤および下鍵盤専用チヤンネル信号YUKおよ
びYLKに応じて、上鍵盤および下鍵盤トランケ
ートチヤンネル信号TRU，TRLに分けられる。
この信号TRUおよびTRLはアンド回路６０，６
１にそれぞれ供給され、当該鍵盤に関する単一の
チヤンネル時間において、ニユーキーオン信号
NKOを通過させる。 アンド回路６０，６１からの出力信号「１」
は、オア回路７４，７５およびアンド回路７６，
７７を介して、それぞれ１ビツトのシフト遅延回
路７８，７９に供給され、こ遅延回路７８，７９
から出力信号はそれぞれオア回路７４，７５に帰
還し、信号48の「１」である間、すなわち、１
サイクル終了信号Y48が発生するまで、記憶ホー
ルドする。この遅延回路７８，７９の出力信号
は、それぞれインバータで反転してアンド回路７
２，７３にゲート信号として供給し、同一鍵盤に
関する別チヤンネルで２回以上トランケートチヤ
ンネル指定信号TRが発生したとしても、上鍵盤
若しくは下鍵盤のトランケートチヤンネル指定信
号TRU，TRLは、第２処理期間（第３図のｇ）
において１度だけしか発生されないようにする。 すなわち、アンド回路６０あるいは６３から
「１」の出力信号が発生した時に、新たな割当て
が行われるもので、第２処理期間における単一の
チヤンネル時間においてアンド回路６０あるいは
６３のいずれかから出力された信号「１」は、オ
ア回路６４を介してロード信号LDとしてキーコ
ード記憶回路１７に供給される。 このロード信号LDは、キーコード記憶回路１
７の各ビツトのデータ読み込み用アンド回路３２
（第５図参照）を動作可能とし、且つノア回路８
０で反転して自己保持用アンド回路３３のゲート
を閉じる。したがつて、ロード信号LDが発生し
たチヤンネルの記憶キーコードＮ１′〜Ｂ３′はク
リアされ、新たなキーコードＮ１〜Ｂ３または
AN１〜AB２が当該チヤンネル時間に同期して、
キーコード記憶回路１７に記憶されるようにな
る。 オア回路６４の出力信号は、オア回路６５を介
してキーオンメモリ４６に加わり、キーコード記
憶回路１７における新たなキーコードＮ１〜Ｂ３
の記憶チヤンネルに同期してキーオン信号KOを
記憶する。このキーオンメモリ４６の記憶情報
は、アンド回路８１およびオア回路６５を介して
シフト循環され、記憶保持されるもので、アンド
回路８１は後述するように離鍵されたキーコード
Ｎ１′〜Ｂ３′が割当てられているチヤンネルの時
間にゲートが閉じられる。 オア回路６５からの出力信号は、ライン８２を
介してアンド回路８３に供給される。したがつ
て、キーオンメモリ４６に押鍵中をあらわす信号
「１」がチヤンネル単位で与えられる時に、アン
ド回路８３のゲートが開かれるもので、このアン
ド回路８３にはさらに下鍵盤ニユーキーオン信号
LNKが加えられている。 前記キーコード検出信号KONおよびオア回路
５７の出力信号がアンド回路８４に供給され、こ
のアンド回路８４にはさらに下鍵盤信号Ｌおよび
第２処理期間における下鍵盤専用チヤンネル信号
YLK２が供給される。このアンド回路８４は、
上記下鍵盤ニユーキーオン信号LNKを出力する
もので、この信号LNKは下鍵盤のある鍵が操作
されると、その操作開始時において１度だけ、第
２処理期間の下鍵盤専用チヤンネル時間に同期し
て「１」となるものである。このアンド回路８４
の出力が「１」となる時、オア回路６５からは下
鍵盤で操作中の鍵の割当てチヤンネルに同期して
信号「１」が発生されるものであるため、アンド
回路８３の出力信号は、下鍵盤で操作中の鍵の割
当てチヤンネルに同期して「１」となり、オア回
路８５を介して下鍵盤キーオンメモリ４７に記憶
される。このメモリ４７の記憶情報は、アンド回
路８６およびオア回路８５を介してシフト循環さ
れ、記憶保持される。 上記アンド回路８６には、ノア回路８７からの
出力信号が供給されているもので、イニシヤルク
リア信号ICが発生している時、信号が「１」
となつて下鍵盤専用チヤンネル以外のチヤンネル
時間の時、あるいはアンド回路８４から下鍵盤ニ
ユーキーオン信号LNKが発生している時にその
ゲートが閉じられる。また、このアンド回路８６
には、下鍵盤で何らかの鍵が操作されている時に
持続的に「１」となる下鍵盤記憶信号LKMがゲ
ート信号として供給されるもので、この信号
LKMは第７図のライン１６６を介して供給され、
下鍵盤操作時に下鍵盤キーオンメモリ４７の情報
を保持させるようにする。 オア回路６４から得られるロード信号LD、す
なわち新たに操作された鍵を割当てるべきチヤン
ネルをあらわす信号は、ライン８８を介してオア
回路８９に供給し、キーオン一時メモリ４８に入
力される。このメモリ４８は、キーオフ検査信号
Ｘの１発生周期の間に１度でも鍵が操作される
と、その鍵の割当てチヤンネルに信号「１」を記
憶するもので、その記憶情報はアンド回路９０を
介してオア回路８９に帰還して記憶保持される。 上記アンド回路９０は、キーコーダ８からキー
オフ検査信号Ｘが供給されるとゲートの閉じられ
るもので、したがつてキーオフ検査信号Ｘが供給
される毎にキーオン一時メモリ４８の記憶はクリ
アされる。ここで、キーオフ検査信号Ｘはアンド
回路１０７に供給され、信号Ｈ１によつて第１処
理期間（第３図のｆ）の間だけ選択出力されるも
ので、その出力信号Ｘ１はインバータ９１で反転
してアンド回路９０にゲート信号として供給され
ている。したがつて、アンド回路９０は第１処理
期間の間だけゲートが閉じられ、この間にキーオ
ン一時メモリ４８の記憶情報がクリアされる。 未だ割当てられていない新たな鍵の操作にもと
づいてキーコードＮ１〜Ｂ３またはAN１〜AB
２が供給された場合には、ロード信号LDがライ
ン８８およびオア回路８９を介してキーオン一時
メモリ４８に加わり、そのキーコードの割当てら
れるチヤンネル時間に同期して信号「１」が書き
込まれる。すでに割当て済みの鍵が操作されてい
る場合は、その鍵のキーコードＮ１〜Ｂ３が供給
されると、その割当てチヤンネル時間に同期して
アンド回路４３から割当て済みキーオン信号
AKONが発生され、ライン９２を介してアンド
回路９３に供給される。このアンド回路９３に
は、第２処理期間同期信号YH２がゲート信号と
して供給されており、上記キーオン信号AKON
は第２処理期間の間だけアンド回路９３から取り
出され、オア回路８９を介してキーオン一時メモ
リ４８に供給される。したがつて、このキーオン
一時メモリ４８の記憶は、キーオフ検査信号Ｘに
よつて一旦クリアされるものであるが、鍵が操作
されている限り、次のキーオフ検査信号Ｘが供給
される時までには、その鍵の割当てチヤンネルに
信号「１」が記憶される。 上記第２処理期間同期信号YH２は、第４図の
アンド回路１０８から得られるもので、シフトレ
ジスタ２６の全16ステージからの出力信号を入力
したオア回路１０９からの出力信号と、デコーダ
３０からの第２処理期間信号Ｈ２とのアンド論理
にもとづき発生される。したがつて、この信号
YH２は、第２処理期間の第１チヤンネル時間か
ら第16チヤンネル時間までの全チヤンネル時間に
同期している。 キーオフ検査信号Ｘの発生期間は、例えば５ｍ
秒程度であり、今まで操作されていた鍵のキーコ
ードＮ１〜Ｂ３が、この信号Ｘの１発生周期の間
に１度もキーコーダ８から供給されなかつた場合
に、その鍵が離鍵されたことをアンド回路９５に
おいて判別する。キーオフ検査信号Ｘが供給され
る直前において、キーオン一時メモリ４８に
「１」を記憶しているチヤンネルでは押鍵中であ
り、記憶信号「０」のチヤンネルでは、鍵が離さ
れたことを判断することができる。 すなわち、キーオン一時メモリ４８の出力情報
を、インバータ９４で反転してアンド回路９５に
加えることによつて、離鍵されているチヤンネル
時間に同期して、そのアンド回路９５のゲートを
開くことができる。また、アンド回路９５には、
第１処理期間に同期した16ビツトタイム幅のキー
オフ検査信号Ｘ１がアンド回路１０７から供給さ
れる。さらに、キーオン一時メモリ４８の記憶内
容「０」のチヤンネルにおいて、今まで鍵が操作
されていたか否かを調べるために、キーオンメモ
リ４６から出力されるキーオン信号KOもアンド
回路９５にゲート信号として加えられる。したが
つて、それまで操作されていた鍵が離鍵された時
だけ、その鍵の割当てチヤンネル時間にアンド回
路９５から出力信号が得られるようになる。この
アンド回路９５からの出力信号「１」は、キーオ
フ信号KOFとされる。 キーオフ信号KOFは、アンド回路９６、オア
回路９７を介してインバータ９８に供給し、この
インバータ９８がアンド回路８１のゲートを制御
して、キーオンメモリ４６のキーオフ信号KOF
に対応するチヤンネルの記憶をクリアして「０」
とする。したがつて、キーオンメモリ４６には、
鍵が押されている間だけ、当該するチヤンネルに
キーオン信号KOが記憶される。この場合、キー
コード記憶回路１７においては、キーオフ信号
KOFによつてクリアされないものであるため、
離鍵後においてもその鍵のチヤンネル割当ては持
続され、その離鍵された後のキーコード出力Ｎ
１′〜Ｂ３′は維持される。 キーオフ信号KOFは、さらにオア回路９９を
介してキーオフメモリ４９に供給される。キーオ
ンメモリ４９は、各チヤンネルに割当て中の鍵の
中で現在離鍵されている鍵の割当てチヤンネルに
信号「１」を記憶しているもので、その最終ステ
ージから出力されるキーオフ記憶信号KOFMは、
アンド回路１００およびオア回路９９を介して帰
還し、シフト循環記憶保持される。アンド回路１
００には、オア回路６４の出力信号がライン８８
およびインバータ１０１を介してゲート信号とし
て供給され、あるチヤンネル時間においてロード
信号LDが発生し、新たな割当てがされる時に、
キーオフメモリ４９の該当するチヤンネルの記憶
をクリアするようになつている。 このキーオフ記憶信号KOFMは、インバータ
１０２で反転して、キーオフ信号KOFと共にア
ンド回路１０３に供給するもので、このアンド回
路１０３からはキーオフメモリ４９のあるチヤン
ネルの記憶が「０」であることを検知して、当該
チヤンネル時間に対応して離鍵操作が行われたこ
とをあらわすキユーキーオフ信号NKFを発生さ
せる。このニユーキーオフ信号NKFは、離鍵当
初において、その鍵が割当てられたチヤンネル時
間において１度だけ発生される。 尚、キーオフ信号KOFの供給されるアンド回
路９６は、通常はゲートの開かれているものであ
るが、メモリ機能を働かせた場合には、下鍵盤専
用チヤンネル時間においてゲートを閉じるように
する。すなわち、メモリ機能を作動させるための
スイツチ操作等が行われた時に、キーコーダ８か
らメモリ信号MMが発生されるもので、この信号
MMはアンド回路１０４に下鍵盤専用チヤンネル
信号YLKと共に供給する。そして、このアンド
回路１０４の出力信号はインバータ１０５で反転
して、上記アンド回路９６にゲート信号として供
給するもので、メモリ機能を働かせた場合は、下
鍵盤専用チヤンネル時間（第３図ｃ参照）にアン
ド回路９６のゲートが閉じられるようになり、キ
ーオンメモリ４６のシフト循環回路の形成状態を
保持する。したがつて、実際には下鍵盤で鍵が離
されても、キーオンメモリ４６のキーオン信号
KOはクリアされず、あたかも下鍵盤のその鍵が
操作継続されているように取り扱われる。すなわ
ち、その鍵が離されても、その鍵に関する音が発
生されるような状態となるものであり、このよう
なメモリ機能は自動演奏効果を得るために効果的
であり、特にこの場合は下鍵盤専用チヤンネルを
自動コード音のために使用するので、離鍵後も自
動コード音発生に作用させることのできるもので
ある。 アンド回路１０４からの出力信号は、さらにア
ンド回路１０６にも供給されるもので、このアン
ド回路１０６からの出力信号はオア回路９７に供
給し、アンド回路１０６の出力信号「１」に対応
してキーオンメモリ４６をクリアする。アンド回
路１０６には、キーオン一時メモリ４８からの出
力信号をインバータ９４で反転した信号、および
アンド回路８４からの出力信号LNKが供給され
ている。インバータ９４の出力信号は、離鍵され
ているチヤンネル時間において「１」となりその
チヤンネルが下鍵盤専用チヤンネルであれば、ア
ンド回路１０４からの出力信号も「１」となつて
いる。そして、この時アンド回路８４から下鍵盤
ニユーキーオン信号LNKが発生されるとアンド
回路１０６から出力信号「１」が発生するように
なり、このアンド回路１０６からの「１」の信号
によつてアンド回路８１のゲートを閉じ、キーオ
ンメモリ４６の該当するチヤンネルの記憶をクリ
アするものである。したがつて、メモリ機能によ
つて離鍵後も保持されていた当該チヤンネルのキ
ーオン信号KOは、下鍵盤で新たな鍵操作の発生
した時にクリアされるようになる。 比較回路１８からの比較信号EQの供給される
アンド回路４４には、キーコード検出信号KON
と共にキーオフメモリ４９からの出力信号
KOFMを供給し、鍵が一旦離鍵された後、直ち
に同じ鍵が操作された時にキーオンアゲイン信号
KAGを発生させ、その鍵がそれまで割当てられ
ていたとは別のチヤンネルに新しい割当てを行な
わせる。このアンド回路４４からのキーオンアゲ
イン信号KAGは、オア回路１１０およびアンド
回路１１１を介して１ビツトのシフト遅延回路１
１２に供給されるもので、この遅延回路１１２の
出力はオア回路１１０に帰還し、アンド回路１１
１に対するゲート信号48の「１」の間ホールド
させる。そして、この記憶ホールドされる遅延回
路１１２からの出力信号は、オア回路５７に供給
され、ニユーキーオン信号NKOの発生のために
使用される。 キーオンメモリ４６の最終ステージの出力部か
らは、時分割的に各チヤンネルのキーオン信号
KOが取り出されるもので、この出力キーオン信
号KOは、アンド回路１１３，１１４に並列的に
供給する。そして、このアンド回路１１３，１１
４のそれぞれから、第１および第２のキーオン信
号KO１，KO２を発生させるようにする。 すなわち、アンド回路１１３には、ライン１１
５を介してアタツク系キーオン信号発生回路２０
からの信号をゲート信号として供給するもので、
このライン１１５の信号は上鍵盤若しくは下鍵
盤、さらにペダル鍵盤を用いて通常の演奏操作を
行なつている場合に、常に「１」となる。したが
つて、アンド回路１１３には常にゲート信号が与
えられる状態となり、押鍵から離鍵まで継続する
すわゆるサステイン状の第１のキーオン信号KO
１が出力されるようになる。 ここで、アタツク系キーオン信号発生回路２０
において、ライン１１５に信号を発生するナンド
回路１１６には、自動ベース・コード選択信号
ABCが加わるようになつている。このため、自
動ベース・コード演奏が選択されていない通常の
演奏時においては、信号ABCに「０」であり、
ライン１１５の信号は常に「１」に設定されてい
る。そして、上記のようなサステイン系のキーオ
ン信号KO１が得られるようになる。 これに対して、自動ベース・コード演奏が選択
されている場合には、ペダル鍵盤音の第１のキー
オン信号KO１を、押鍵当初から一定短時間だけ
「１」となる微分波形状の信号とする必要がある。
このため、ナンド回路１１６に対して、まずペダ
ル鍵盤専用チヤンネル信号YPKと共に、キーコ
ーダ８からの自動ベース・コード選択信号ABC
を供給し、ナンド回路１１６の出力が「０」とな
るための条件を形成する。このナンド回路１１６
には、さらに３ビツトのハーフアダからなる加算
器１１７と、16ステージの３ビツト分のシフトレ
ジスタ１１８とによつて構成したカウンタからの
３ビツトのバイナリ計数値情報を供給する。この
カウンタは、16ステージのシフトレジスタ１１８
で16チヤンネル時間遅延したデータを加算器１１
７に帰還して積算演算を行うようにしたもので、
各チヤンネルに対応して時分割的に計数動作を行
なう。加算器１１７に対しては、アンド回路１１
９を介してカウントパルスＴを加えるもので、こ
のカウントパルスＴは第４図に示したタイミング
信号発生回路１５で発生される。 第４図において、アンド回路５４から出力され
た１サイクル終了信号Y48は、分周カウンタ１２
０に加えられるもので、このカウンタ１２０の５
ビツトの出力が「11111」となつた時にアンド回
路１２１から信号Y48と同様の48μ秒幅の信号が
取り出されるようになる。そして、このアンド回
路１２１からの出力信号は、アンド回路１２２、
オア回路１２３を介して、信号Y48を1/32分周し
たカウントパルスＴとして取り出されるものであ
る。このカウントパルスＴは、約1500μ秒（48＊
32）の周期を有する。尚、オア回路１２３に加わ
るテスト信号TESTは、回路の動作をチエツクす
る時にのみ発生されるもので本来の回路動作には
無関係であつて、その信号をインバータで反転し
た信号でアンド回路１２２のゲートを制御し、非
テスト時に上記カウントパルスＴが発生されるよ
うにしてなる。 第６図のアンド回路１１９においては、前記カ
ウントパルスＴが第２処理期間同期信号YH２に
よつて、第２処理期間の16μ秒の間でだけ選択さ
れる。したがつて、カウントパルスＴが１回発生
すると、各チヤンネル時間においてそれぞれ１度
だけカウントパルスが供給される。加算器１１７
とシフトレジスタ１１８との間に設けられたアン
ド回路群１２４は、キーオンメモリ４６からのキ
ーオン信号KOによつてゲートが開かれる。した
がつて、そのチヤンネルにおいて鍵の操作がされ
ていない場合には、シフトレジスタ１１８の該当
チヤンネルの内容はクリアされており、鍵が操作
された時からカウントパルスの計数が実行される
ようになる。 すなわち、あるチヤンネルに割当てられた鍵の
押圧開始時から、カウンタがカウントパルスＴを
計数開始し、当該チヤンネルにその計数積算値が
記憶されるようになるもので、その計数開始から
７個のカウントパルスＴが供給された時、当該チ
ヤンネル時間におけるシフトレジスタ１１８から
の３ビツトの出力信号は、「111」となる。したが
つて、この時に前述したように信号YPK、およ
びABCが「１」なるペダル鍵盤専用チヤンネル
時間であれば、ナンド回路１１６に供給される信
号は全て「１」となり、その出力は「０」となつ
てアンド回路１１３のゲートを閉じる。同時に、
アンド回路１２５のゲートも閉じられ、カウント
パルスＴの供給されるアンド回路１１９のゲート
を閉じ、そのチヤンネルの以後の計数歩進を停止
するようになる。 すなわち、ペダル鍵盤専用チヤンネルであり、
且つ自動ベース・コード選択状態にある時は、そ
の鍵の操作開始と共に立ち上るキーオン信号KO
は、アンド回路１１３によりその立ち上り時から
カウントパルスＴを７個計数するまでの間第１の
キーオン信号KO１として取り出されるもので、
キーオン信号KO１の発生時間は、約10ｍ秒（1.5
ｍ秒＊７）である。したがつて、自動ベース・コ
ード演奏を行う場合に、ペダル鍵盤専用チヤンネ
ルに割当てられた約10ｍ秒の短い第１のキーオン
信号KO１が得られ、これは自動ベース音（ペダ
ル鍵盤音）の振幅エンベロープをアタツク系とす
るために使用される。 アンド回路１１４から出力される第２のキーオ
ン信号KO２は、上鍵盤および下鍵盤に対応する
演奏者をアタツク系エンベロープにするもので、
アンド回路１１４にはアタツク系キーオン信号発
生回路２０のナンド回路１２６からの出力信号を
ゲート信号として加える。このナンド回路１２６
には、オア回路１２７を介して上鍵盤専用チヤン
ネル信号YUKおよび下鍵盤専用チヤンネル信号
YLKを供給するものであり、さらに前述したカ
ウンタを構成する３ビツトのシフトレジスタ１１
８から出力ビツト情報をも供給する。 すなわち、信号YUKあるいはYLKの存在する
状態において、シフトレジスタ１１８から３ビツ
トの情報が「111」となつた時にナンド回路１２
６の出力が「０」となり、アンド回路１１４のゲ
ートを閉じるもので、上鍵盤あるいは下鍵盤にお
ける鍵の操作に対応したキーオン信号KOは、そ
の立ち上りから前述したと同様に約10ｍ秒の短い
時間、第２のキーオン信号KO２として取り出さ
れ、該当する演奏者のエンベロープをアタツク系
に指定するようになるものである。 第７図はトランケート回路２１の具体的構成を
示したもので、この回路２１には第６図に示した
割当て制御部１９のアンド回路１０３からのニユ
ーキーオフ信号NKF、およびキーオフメモリ４
９からのキーオフ記憶信号KOFMが供給される。
このトランケート回路２１は、最も古く離鍵され
たチヤンネルを、上鍵盤専用チヤンネルおよび下
鍵盤専用チヤンネルそれぞれにおいて検知し、そ
の検知チヤンネル時間に同期してトランケートチ
ヤンネル指定信号TRを発生するもので、４個の
ハーフアダーからなる４ビツトの加算器１２９
と、16ステージで４ビツトのシフトレジスタ１３
０とを用いたカウンタを備える。このカウンタ
は、各チヤンネルに割当てられた鍵の離鍵後にお
いて、離鍵された他の鍵の離鍵回数を各チヤンネ
ル別に時分割的に計数するものである。したがつ
て、シフトレジスタ１３０において最大値を保有
しているチヤンネルに割当てられた鍵が最も古く
離鍵されたものであるということができる。 入力されるニユーキーオフ信号NKFは、それ
ぞれ上鍵盤および下鍵盤の第１処理期間用の専用
チヤンネル信号YUK１，YLK１の供給されるア
ンド回路１３１，１３２に供給する。信号YUK
１およびYLK１は、それぞれ第３図のｆに示す
第１処理期間における、第３図のｂおよびｃに示
す上鍵盤および下鍵盤の専用チヤンネル時間に同
期して発生されるもので、ニユーキーオフ信号
NKFが上鍵盤のチヤンネル時間で発生した時に
は、アンド回路１３１から「１」の出力信号が得
られ、この信号はオア回路１３３を介して１ビツ
トの遅延回路１３５に供給される。この遅延回路
１３５からの出力信号はアンド回路１３７を介し
てオア回路１３３に帰還され、上記信号「１」を
ホールド記憶するようにする。同様に、ニユーキ
ーオフ信号NKFが、下鍵盤のチヤンネル時間で
発生した場合は、アンド回路１３２から信号
「１」が発生し、オア回路１３４を介して遅延回
路１３６に供給すると共に、その出力信号をアン
ド回路１３８を介してオア回路１３４に帰還し、
その信号「１」をホールド記憶させる。ここで、
アンド回路１３７および１３８には、信号48が
ゲート信号として供給されているので、第３図の
ｈに示す第３処理期間の最終チヤンネル時間にお
いてそのゲートが閉じられ、上記「１」の情報の
ホールド記憶状態が解除される。 上記遅延回路１３５，１３６でホールド記憶さ
れる信号「１」は、それぞれアンド回路１３９，
１４０に供給されるもので、アンド回路１３９に
は第２処理期間用上鍵盤専用チヤンネル信号
YUK２が、またアンド回路１４０には第２処理
期間下鍵盤専用チヤンネル信号YLK２がそれぞ
れゲート信号として供給される。したがつて、上
鍵盤で離鍵された場合はアンド回路１３９から、
また下鍵盤で離鍵された場合にはアンド回路１４
０から、第２処理期間における対応鍵盤の専用チ
ヤンネル時間において信号「１」が出力されるよ
うになる。 このアンド回路１３９および１４０からの出力
信号は、オア回路１４１を介して加算器１２９の
最下位ビツトに計数信号として供給され、加算器
１２９ではシフトレジスタ１３０に記憶されてい
る当該チヤンネルに関する前回の計数値情報に対
して「１」を加算する。この加算器１２９におけ
る加算結果は、アンド回路群１４２およびオア回
路１４３あるいはアンド回路群１５７を介して、
シフトレジスタ１３０の該当チヤンネルに記憶さ
れる。ここで、アンド回路１４２には、キーオフ
記憶信号KOFMをゲート信号として加え、その
チヤンネルに押圧鍵の割当てがされると信号
KOFMは「０」となり、シフトレジスタ１３０
の該当チヤンネルの記憶をクリアするようにして
なる。 シフトレジスタ１３０からの出力情報は、比較
器１４４に対して一方の比較情報Ａとして供給さ
れたもので、この比較器１４４の他方の比較情報
Ｂには、最大値メモリ１４５または１４６からの
最大値記憶情報が供給される。 最大値メモリ１４５，１４６は、それぞれ４ビ
ツトの遅延記憶ホールド回路によつて構成される
もので、メモリ１４５は上鍵盤用に使用され、上
鍵盤専用チヤンネル信号YUKでゲートの開かれ
るアンド回路群１４７を介してその記憶情報が出
力される。またメモリ１４６は下鍵盤用に使用さ
れ、下鍵盤専用チヤンネル信号YLKでゲートの
開かれるアンド回路群１４８を介して取り出し、
これらメモリ１４５，１４６からの出力情報は、
オア回路群１４９を介して比較器１４４のＢ入力
として使用されるようになる。したがつて、比較
器１４４は、上鍵盤と下鍵盤とによつて時分割共
用されるもので、シフトレジスタ１３０の出力情
報が最大値メモリ１４５または１４６の記憶情報
より大きい時（Ａ＞Ｂ）、比較器１４４の出力ラ
イン１５０に出力信号「１」を発生する。この出
力ライン１５０から得られた比較信号は、信号
YUK１およびYLK１によつてそれぞれ第１処理
期間における上鍵盤、下鍵盤専用チヤンネル時間
に応じてゲートの開かれるアンド回路１５１，１
５２に供給される。そして、アンド回路１５１か
らの出力信号は、上鍵盤用最大値メモリ１４５に
書き替えゲート信号として、またアンド回路１５
２からの出力信号は、下鍵盤用最大値メモリ１４
６に書き替えゲート信号としてそれぞれ供給し、
それぞれその時のシフトレジスタ１３０からの出
力計数値情報に書き替えるものである。 すなわち、ニユーキーオフ信号NKFは、ある
鍵の離鍵時において、その鍵の割当てられたチヤ
ンネル時間に同期して１度だけ発生されるもので
あり、加算器１２９およびシフトレジスタ１３０
からなるカウンタでは、このニユーキーオフ信号
NKFの数を計数することによつて離鍵回数をチ
ヤンネル毎に計数するようになる。そして、その
チヤンネル毎の計数値は上鍵盤および下鍵盤単位
に比較器１４４で比較され、第１処理期間の間に
最大計数値が最大値メモリ１４５あるいは１４６
に鍵盤単位で記憶され、この記憶は第２および第
３処理期間の間ホールドされる。そして、第３処
理期間の最終チヤンネル時間になると、１サイク
ル終了信号Y48が発生し、この信号Y48はノア回
路１５５，１５６に供給してその出力を「０」と
し、アンド回路群１５３，１５４のゲートを閉じ
て、メモリ１４５，１４６の記憶をクリアする。
すなわち、第１処理期間において、上鍵盤および
下鍵盤の各専用チヤンネルにおいて計数された最
大離鍵回数が最大値メモリ１４５，１４６に記憶
ホールドされるようになるものであり、その記憶
値は第２処理期間以降で比較器１４４において比
較されて、その入力Ａ及びＢが一致するチヤンネ
ル時間にトランケートチヤンネル指定信号TRが
発生されるようになるものである。 尚、電源投入時において発生されるイニシヤル
クリア信号ICは、ノア回路１５５，１５６に供
給し、最大値メモリ１４５，１４６を一旦クリア
させる。また、この信号ICは第６図のオア回路
９９に供給し、キーオフメモリ４９の全ステージ
に「１」を書き込むもので、これによつて電源投
入当初は全チヤンネルのキーオフ記憶信号
KOFMが「１」とされる。さらに、イニシヤル
クリア信号ICは、第７図のオア回路１４３を介
してシフトレジスタ１３０の最下位ビツトに供給
され、このシフトレジスタ１３０の全チヤンネル
の計数値を「0001」とする。これは、操作されて
いる鍵は存在するが、離鍵されたことがまだ１度
もないと云う場合に、現在押鍵中の鍵が割当てら
れているチヤンネルに、トランケートチヤンネル
指定信号TRが発生されることを防ぐためのもの
である。すなわち、電源投入当初において、未だ
割当てられていないチヤンネルに対して、必ずト
ランケートチヤンネル指定信号TRが発生するよ
うになつている。 第７図には、さらに自動コード音キーオン信号
発生回路２２が示されているもので、自動ベー
ス・コード演奏を選択している時にキーコーダ８
から得られるコード音発生タイミング信号CGは、
シフト遅延回路１５８を介して、同じく遅延回路
１５９、インバータ１６０、アンド回路１６１か
らなるデイジタル的微分回路に供給し、遅延回路
１５８の出力信号の立ち上りに対応した48μ秒幅
の整形パルス信号をアンド回路１６１から取り出
すようにする。このアンド回路１６１からの出力
パルス信号は、1/4分周用の２ビツトバイナリカ
ウンタ１６２にリセツト信号として供給するもの
で、このカウンタ１６２の２ビツトの出力の一方
が「０」、すなわち２ビツトの出力が「00」「01」
「10」となる時に、これをナンド回路１６３で検
知して、アンド回路１６４，１６５にゲート信号
を与える。アンド回路１６４には、第４図のオア
回路１２３を介してカウントパルスＴおよび１サ
イクル終了信号Y48が加えられており、信号Y48
のタイミングでアンド回路１６４から信号「１」
がカウンタ１６２に計数入力として供給されるよ
うになつている。すなわち、コード音発音タイミ
ング信号CGに対応してカウンタ１６２がリセツ
トされてから、カウントパルスＴが３個発生され
た時に、カウンタ１６２の２ビツトの計数値情報
は「11」となり、ナンド回路１６３の出力が
「０」とされ、カウンタ１６２においてカウント
パルスＴの計数は、それ以上されない。 ナンド回路１６３の出力は、上記したように信
号CGが発生してから、カウントパルスＴの約３
周期の時間「１」となるもので、この信号はアン
ド回路１６５を介して自動コード音用キーオン信
号KO３として出力される。カウントパルスＴの
周期は約1500μ秒であるから、キーオン信号KO
３の発生幅は約4.5ｍ秒である。ここで、アンド
回路１６５には下鍵盤押鍵記憶信号LKMがゲー
ト信号として供給されているもので、下鍵盤で何
からの鍵が操作されている場合、若しくはコード
音に関するキーコードＮ１〜Ｂ３が定期的にキー
コーダ８から供給されている場合に、信号LKM
は「１」とされているものである。 下鍵盤押鍵記憶信号LKMは、キーオンメモリ
４６から時分割的に出力されるキーオン信号KO
の中で、下鍵盤専用チヤンネルに対応するものを
選択して記憶することにより得られるものであ
る。すなわち、下鍵盤専用チヤンネル信号YLK
をアンド回路１６７に供給すると共に、このアン
ド回路１６７にキーオン信号KOを供給し、アン
ド回路１６７から下鍵盤のキーオン信号のみを選
択出力させる。この下鍵盤キーオン信号は、オア
回路１６８を介して遅延回路１６９に供給し、こ
の遅延回路１６９の出力をアンド回路１７０を介
してオア回路１６８に帰還してホールド記憶させ
るようにする。このホールド回路を形成するアン
ド回路１７０には、ノア回路１７１からゲート信
号を供給するもので、このノア回路１７１にはイ
ニシヤルクリア信号IC、および最終チヤンネル
信号Ｃ１６を供給し、イニシヤル時の他に、第16
チヤンネルのタイムスロツトに対応してノア回路
１７１の出力を「０」にするものである。すなわ
ち、通常の動作時においては、第16チヤンネル時
間に対応して、遅延回路１６９によるホールド情
報がクリアされるものである。 遅延回路１６９の出力信号は、最終チヤンネル
信号Ｃ１６によるゲート信号の与えられるアンド
回路１７２に加えられ、このアンド回路１７２か
らの出力信号はオア回路１７３を介して遅延回路
１７４に供給する。すなわち、最終チヤンネル信
号Ｃ１６が発生する第16チヤンネル時間毎に、遅
延回路１６９からホールド解除直前の情報が、遅
延回路１７４に供給されるようになるもので、こ
の遅延回路１７４からの出力信号は、アンド回路
１７５を介してオア回路１７３に帰還し、その情
報を記憶ホールドするようになる。そして、アン
ド回路１７５には前記ノア回路１７１からゲート
信号を与え、最終チヤンネル信号Ｃ１６が発生す
るまで、ホールド状態を保持させ、信号Ｃ１６と
共にホールド解除させる。 したがつて、下鍵盤で何らかの鍵が押されてい
れば、すなわち下鍵盤専用チヤンネルに何らかの
音が割当てられていれば、遅延回路１７４からの
出力信号は「１」に保持され、この信号は下鍵盤
押鍵記憶信号LKMとして使用されるようになる。 自動アルペジヨ回路２３は、キーコーダ８から
の自動アルペジヨ選択信号ARPにもとづき動作
するもので、キーコード記憶回路１７の各チヤン
ネルに記憶されているキーコードＮ１′〜Ｂ３′の
中で、例えば下鍵盤で押鍵されている複数の鍵に
それぞれ対応したキーコードを、音高順に、アル
ペジヨ音発音タイミングにしがつて、順次１つづ
つ選択する。選択されたキーコードは、自動アル
ペジヨ選択信号ARPが発生している間（48μ秒）
に、自動アルペジヨ音キーコードAN１〜AB２
として、キーコード記憶回路１７に送出し、この
回路１７のアルペジヨ用専用チヤンネル（第14チ
ヤンネル）に記憶させる。このような動作が繰り
返して、また適宜オクターブ変換して順位をもつ
たアルペジヨ音を得るようにするものである。 以上のような発音割当て回路部１３による割当
て動作の結果、上鍵盤、下鍵盤、ペダル鍵盤それ
ぞれの操作鍵情報は、第３図のｂ〜ｄに示したよ
うに対応チヤンネルのいずれかに割当てられ、さ
らに自動アルペジヨ音は同図ｅのように第14チヤ
ンネルに割当てられる。そして、キーコード記憶
回路１７の各チヤンネルに割当てられた音のキー
コードＮ１′〜Ｂ３′は、それぞれ第３図のａに対
応してｂ〜ｅに示したチヤンネル時間に同期し
て、時分割的に出力されるようになるもので、こ
の時分割情報はデータ多重回路１４に供給され
る。このデータ多重回路１４には、さらに割当て
制御部１９から第１および第２のキーオン信号
KO１，KO２を、その対応チヤンネル別に時分
割的に供給し、上記キーコードと共に多重化す
る。 このデータ多重回路１４は、第５図に示されて
いるもので、多重化制御信号BOが供給される。
この信号BOは、第３図のｎに示すように、1μ秒
のパルス幅で3μ秒周期のパルス信号である。こ
の多重化制御信号BOは、第３図からも明かなよ
うに、第１処理期間Ｈ１において、「３」「６」
「９」「12」「15」の各チヤンネル時間に同期し、
第２処理期間Ｈ２では「２」「５」「８」「11」
「14」の各チヤンネル時間に同期し、さらに第３
処理期間Ｈ３では「１」「４」「７」「10」「13」
「16」の各チヤンネル時間に同期して、それぞれ
発生する。そして、この信号BOは第４図に示し
たタイミング信号発生回路１５のオア回路１９９
から取り出されるもので、このオア回路１９９に
はデコーダ３０からの信号Ｈ１〜Ｈ３をそれぞれ
ゲート信号として供給する。アンド回路１９３，
１９５，１９７からの出力信号を入力する。そし
て、このアンド回路１９３，１９５，１９７それ
ぞれに、シフトレジスタ２６からの上記第１〜第
３処理期間に対応するチヤンネルの信号の入力さ
れるアンド回路１９４，１９６，１９８からの出
力信号を供給し、第３図ｎに示した多重化制御信
号BOを得るものである。 そして、このデータ多重回路１４に対しては、
多重化すべき情報となるキーコードＮ１′〜Ｂ
３′、キーオン信号KO１，KO２、さらにエンベ
ロープコントロール信号EC、ダンパ信号DU、自
動ベース・コード選択信号ABC、スローロツク
選択信号SR、自動コード音用キーオン信号KO３
等を供給すると共に、多重化を制御するためのタ
イミング信号発生回路１５からの制御用タイミン
グ信号Ｙ３０，Ｙ３１，Ｙ３４，Ｙ３６を供給し
てなる。 データ多重回路１４においては、１つのチヤン
ネル間に関するキー情報類を、３回に分けて送出
する。したがつて、１回のデータ送出時間を１ビ
ツトタイム（1μ秒）とすると、１チヤンネル分
のキー情報類およびこれに関連する制御情報類を
送出するために３ビツトタイム（3μ秒）を必要
とするものであり、このため、多重化制御信号
BOの発生周期を３ビツトタイムとしたものであ
る。 データ多重回路１４においては、多重化制御信
号BOは３ビツトタイム内で１ビツトタイムづつ
順次ずらされて３通りに使い分けられるようにな
つている。すなわち、この信号BOは２個の１ビ
ツト選択回路２０１，２０６によつて順次遅延
し、順次１ビツトタイムづつ位相の異なる信号
BO，BO１，BO２とするもので、この信号BO
〜BO２によつて、１チヤンネル分のキー情報そ
の他の情報を分割して順次選択させるものであ
る。第８図は上記３つの信号BO，BO１，BO２
の発生タイミングを拡大して示している。 すなわち、遅延されていない多重化制御信号
BOは、アンド回路２００にゲート信号として供
給されるもので、このアンド回路２００には第２
のキーオン信号KO２を供給して、この信号KO
２を選択するために使用する。また、１ビツトタ
イム遅れた信号BO１は、アンド回路２０２〜２
０５にゲート信号として供給し、キー情報の中の
オクターブコードＢ１′〜Ｂ３′および第１のキー
オン信号KO１を選択するために使用し、２ビツ
トタイム遅れた信号BO３はアンド回路２０７〜
２１０に供給して、ノートコードＮ１′〜Ｎ４′を
選択するために使用する。すなわち、キーコード
記憶回路１７から得られるキーコードＮ１′〜Ｂ
３′、およびこれに関連するキーオン信号KO１，
KO２等の情報は、割当てチヤンネル時間に対応
して同時に多重回路１４に供給されるものである
のに対して、この多重回路１４では、これら情報
信号を信号BO〜BO２にそれぞれ対応して時分
割化している。このため、信号BOに同期する信
号KO２はそのままアンド回路２００に供給する
が、１ビツトタイム遅れる信号BO１で取り出さ
れるノートコードＢ１′〜Ｂ３′およびキーオン信
号KO１は、それぞれ１ビツト遅延回路２１５〜
２１７を介してアンド回路２０２〜２０５に供給
し、さらに２ビツトタイム遅れる信号BO２で取
り出されるノートコードＮ１′〜Ｎ４′は、それぞ
れ１ビツトの遅延回路２１９〜２２２および２２
３〜２２６を直列に介して、アンド回路２０７〜
２１０にそれぞれ供給する。 その結果、多重化制御信号BOが発生したある
チヤンネル時間において、キーコード記憶回路１
７から出力されるキーコードＮ１′〜Ｎ４′，Ｂ
１′〜Ｂ３′およびアンド回路１１３，１１４（第
６図）から出力されるキーオン信号KO１，KO
２が、３ビツトタイムの間に１ビツトタイムづつ
位相を異ならせて３つのタイミングに分けて順次
選択されるもので、このように時分割的に得られ
るキー情報類はオア回路２１１〜２１４でまとめ
て、４ビツトの信号KC１〜KC４とするもので、
この情報KC１〜KC４がチヤンネルプロセツサ９
の出力として取り出されるようになる。 第８図のｄは、上記チヤンネルプロセツサ９か
らの４ビツトの出力信号KC１〜KC４の状態を示
すもので、このように出力されるキー情報類Ｎ
１′〜Ｎ４′，Ｂ１′〜Ｂ３′，KO１，KO２のチ
ヤンネルは、同図のｅに示すようになり、例えば
第３チヤンネルに係る時間帯に対応して示した信
号KC１〜KC４の状態が典型例となる。この例に
よれば、すでに説明してきたことから明かなよう
に、信号BOに対応する最初の送出タイミングで
第２のキーオン信号KO２が、信号BO１に対応
する次の送出タイミングでオクターブコードＢ
１′〜Ｂ３′と第１のキーオン信号KO１が、信号
BO２に対応する３つの目の送出タイミングでノ
ートコードＮ１′〜Ｎ４′が、それぞれ時分割多重
化される。 発音割当て回路１３からは、例えば第３チヤン
ネル時間に対応して、このチヤンネルのキー情報
類が出力され、このキー情報が第３チヤンネル時
間を含んで３つのビツトタイムによつて第８図の
ｄに示すように４ビツトの信号KC１〜KC４に時
分割多重化される。したがつて、発音割当て回路
１３から、第４チヤンネル、第５チヤンネルに対
応するキー情報が出力される時、信号BO１，
BO２によつて第３チヤンネルの情報が時分割送
出されているものであり、したがつてこの時の第
４、第５チヤンネルのキー情報類はデータ多重回
路１４において使用されない。そして、上記第３
チヤンネルのキー情報類が信号KC１〜KC４とし
て時分割出力された後に、発音割当て回路１３か
ら供給される第６チヤンネルのキー情報類を、第
３チヤンネルのキー情報類につづいて信号KC１
〜KC４は時分割多重化するものである。そして、
上記のようにして使用されなかつたチヤンネルの
発音割当て回路１３からのキー情報類は、該当す
るチヤンネル時間において、多重化制御信号BO
が発生した時に選択し、データ多重回路１４で多
重化してチヤンネルプロセツサ出力として取り出
すようにする。例えば、上記説明でデータ多重回
路１４で使用されなかつた第４および第５チヤン
ネルは、第３図のｎからも明かなように第３処理
期間の第４チヤンネル時間、第２処理期間の第５
チヤンネル時間にそれぞれ多重化制御信号BOと
同期し、この時にデータ多重回路１４で信号KC
１〜KC４に時分割多重化される。 第３図のｏは、多重化制御信号BOにもとづい
て、データ多重回路１４において実行される各チ
ヤンネルのキー情報類の時分割処理時間帯を示す
もので、その数字は処理チヤンネルを示している
もので、第８図のｅはこれを一部拡大して示して
いるものである。 第３図のｎから明かなように、第１処理期間か
ら第３処理期間に至る１処理サイクルにおいて、
多重化制御信号BOは、全てのチヤンネル時間に
関してそれぞれ１回づつ発生される。したがつ
て、１処理サイクル（48μ秒）の間には、全ての
チヤンネルに係る時分割多重処理がデータ多重回
路１４において行なわれる。 ここで、上記信号KC１〜KC４として送出され
るキー情報について検討してみると、第２のキー
オン信号KO２が信号KC４として送出されるタ
イミングにおいては、信号KC１〜KC３が使用さ
れず、またペダル鍵盤に対応するキー情報にあつ
ては、オクターブコードはＢ１′，Ｂ２′の２ビツ
トであつて、３ビツト目のＢ３′は発生されない。
また、アタツク性の第２のキーオン信号KO２
は、第６図に示したナンド回路１２６からも明か
なように、ペダル鍵盤のキー情報類としては使用
されない。したがつて、ペダル鍵盤の専用チヤン
ネルである第１チヤンネルに割当てられたキー情
報類は送出する場合に、信号BOに同期する最初
の送出タイミングには、出力信号KC１〜KC４が
全て使用されず、次のBO１に同期する送出タイ
ミングでは、出力情報ビツトKC３が使用されな
い。 また、アルペジヨ音とにおいてもオクターブコ
ードの３ビツト目Ｂ３′は発生されず、第１およ
び第２のキーオン信号KO１，KO２が使用され
ない。したがつて、アルペジヨ音の専用チヤンネ
ルである第14チヤンネルに割当てられたキー情報
類を、KC１〜KC４で時分割多重化して取り出す
場合、最初の信号BOのタイミングではKC１〜
KC４の全てが使用されず、次の信号BO１のタ
イミングでは、KC３およびKC４が使用されな
い。 このような各チヤンネルのキー情報類の時分割
多重送出のために使用されないタイミングを利用
して、エンベロープコントロール信号EC、ダン
パ信号DU等のその他の制御情報類の時分割多重
送出を行う。 すなわち、第５図に示したデータ多重回路１４
のアンド回路２２７，２２８に対してタイミング
パルスＹ３０をゲート信号として供給し、自動コ
ード音用キーオン信号KO３、および自動ベー
ス・コード選択信号ABCをゲート出力させ、オ
ア回路２１４，２１３からそれぞれ信号KC４，
KC３として出力させるようにする。タイミング
パルスＹ３０は、第４図のアンド回路２２９か
ら、第１処理期間の第１チヤンネル時間から数え
て30ビツトタイム目、すなわち第２処理期間の第
14チヤンネル時間において、第３図のｐに示すよ
うに発生させるパルスである。したがつて、この
タイミングパルスＹ３０の発生する時は、データ
多重回路１４において自動アルペジヨ専用の第14
チヤンネルのキー情報類の、時分割多重のための
最初のタイミングとなつている。この場合、前述
したように第２のキーオン信号KO２は、自動ア
ルペジヨのために使用されないものであるため、
信号KO２を出力するアンド回路２００に対して
タイミング信号Ｙ３０の供給されるインバータ２
３０からの出力信号をゲート信号として与え、タ
イミングパルスＹ３０のタイミングで、第２のキ
ーオン信号KO２を禁止し、これに代わりアンド
回路２２７から自動コード音用のキーオン信号
KO３を、信号KC４を出力するオア回路２１４
に供給するものである。したがつて、第８図のｄ
に示すように、第14チヤンネルのための時分割処
理時間帯の最初のタイミング（パルスＹ３０の発
生タイミング）において、KC３として信号ABC
を出力し、KC４としてキーオン信号KO３を出
力するようになるものである。 タイミングパルスＹ３１は、第４図のアンド回
路２３１から、第３図のｐに示すように上記タイ
ミングパルスＹ３０の次のチヤンネル時間、すな
わち第２処理期間の第15チヤンネルで発生するも
ので、第５図のアンド回路２３２にゲート信号と
して供給し、そのタイミングでスローロツク選択
信号SRを取り出し、オア回路２１４に供給する。
すなわち、アルペジヨ専用チヤンネルの２番目の
タイミングでKC４として信号SRを取り出すもの
で、この時信号Ｙ３１の供給されるインバータ２
３３でアンド回路２０５のゲートを閉じ、通常発
生される第１のキーオン信号KO１の出力を禁止
する。また、この自動アルペジヨの場合、オクタ
ーブコードはＢ１′，Ｂ２′の２ビツトであるた
め、KC３に相当する信号は存在せず、したがつ
てアルペジヨ専用チヤンネル（第14チヤンネル）
の時分割多重化情報は第８図のｄに示すようにな
るものである。 タイミングパルスＹ３３は、第４図に示したア
ンド回路２３４から、第３処理期間Ｈ３の第１チ
ヤンネル時間において発生される（第３図ｐ参
照）。この時、多重化制御信号BOも発生し、第
１チヤンネルすなわちペダル鍵盤専用チヤンネル
の情報を送出するための最初のタイミングとな
る。しかし、ペダル鍵盤音に関しては、第２のキ
ーオン信号KO２を使用しないものとしているの
で、このタイミングパルスＹ３３のタイミングに
おいて、第２のキーオン信号KO２を送出する必
要がなく、ペダル鍵盤専用チヤンネルの対応する
時分割処理時間帯の最初のタイミングは空きの状
態となるもので、したがつてこのタイミングは基
準データ送出のために利用されるようにする。 すなわち、タイミングパルスＹ３３をオア回路
２１１〜２１４に加え、このタイミングの信号
KC１〜KC４を第８図のｄに示すように「1111」
の基準データとする。この基準データ「1111」
は、データ多重回路１４において時分割多重化さ
れた各種情報類の、基準タイミング情報として以
後使用されるようにする。 タイミングパルスＹ３４は、タイミングパルス
Ｙ３３の１ビツトタイム後に発生されるもので
（第３図ｐ参照）、第４図のアンド回路２３５から
得られる。このタイミングパルスＹ３４は、第５
図に示したアンド回路２３６にゲート信号として
供給し、ダンパ信号DUを取り出すもので、この
ダンパ信号DUはオア回路２１３に加えられ、ま
たタイミングパルスＹ３４はインバータ２３７で
反転して、アンド回路２０３のゲートを閉じるよ
うに作用する。したがつて、ペダル鍵盤専用チヤ
ンネルの２番目のタイミングで、信号KC３とし
てオクターブコードＢ３に代わり、ダンパ信号
DUが送出されるようになる。すなわち、このチ
ヤンネル（第１チヤンネル）の２番目のタイミン
グにおいては、第８図のｄからも明かなように、
出力信号KC１〜KC４として情報Ｂ１，Ｂ２，
DU，KO１が得られるようになる。 タイミングパルスＹ３６は第３図のｐに示すよ
うに第４図のアンド回路２３８から、第３処理期
間Ｈ３の第１チヤンネル時間において発生され、
第５図のアンド回路２３９にゲート信号として供
給し、エンベロープコントロール信号ECを取り
出す。このアンド回路２３９から取り出される信
号ECは、オア回路２１３に供給されるもので、
このタイミング信号Ｙ３６は、第３図からも明か
なように多重化制御信号BOと同期して発生し、
第４チヤンネルに割当てられた情報の最初の送出
タイミングとなつている。したがつて、第８図の
ｄに示すように、第４チヤンネルに関する時分割
処理時間帯の最初のタイミングにおいては、KC
３，KC４として信号ECおよびKO２が送出され
る。 制御情報類ABC，SR，DU，EC，KO３、さ
らに基準データ「1111」は、上記したように第14
チヤンネル（アルペジヨ専用チヤンネル）、第１
チヤンネル（ペダル鍵盤専用チヤンネル）、およ
び第４チヤンネルの時分割処理時間帯でのみ行わ
れる。以後順次実行される第７、第10、第13、第
16チヤンネルの時分割処理帯、およびさらに繰り
返し順次実行される第３、第６、第９、第12、第
15、第２、第５、第８、第11チヤンネルの時分割
処理帯においては、第８図の第３チヤンネルの時
間帯で代表して示すように、キー情報類KO２，
Ｂ１′〜Ｂ３′，KO１，Ｎ１′〜Ｎ４′が時分割的
に送出される。このようにして、第３図のｏに示
す順序で各チヤンネルに割当てられたキー情報類
の時分割送出、および制御情報類の時分割送出が
繰り返し実行されるもので、その繰り返し周期は
１処理サイクルに相当する48μ秒である。 データ多重回路１４から取り出される４ビツト
の信号KC１〜KC４のタイロスロツトは、合計48
であり、基準データ「111」が発生するタイロス
ロツトを「１」として、各タイムスロツト「１」
〜「48」におけるKC１〜KC４の状態は、第９図
に示す状態となる。これまでの説明で、一応全タ
イロスロツトの状態は予測できるが、第９図では
一応全部を列挙して示した。この第９図において
「Ｕ」は上鍵盤、「Ｌ」は下鍵盤、「Ｐ」はペダル
鍵盤、「ARP」は自動アルペジヨのそれぞれ割当
てられるチヤンネルであることを示す。尚、特に
これまで説明してないが、回路動作のテストを行
う場合に、エンベロープコントロール信号ECを
送出すると同じタイミングで（第９図のタイムス
ロツト４において）、データKC２のラインにテス
ト信号TESTを送出するもので、このテスト信号
TESTは、電子楽器の通常動作時には発生され
ず、回路動作テストを行う場合にのみ発生され
る。 以上説明したように、チヤンネルプロセツサ９
から時分割多重化した信号KC１〜KC４の４ビツ
トによる時分割多重化した演奏情報が得られるも
のであるが、この信号KC１〜KC４は、メモリ回
路１０によつて経時的に記憶されるものである。
第１０図はこのメモリ回路１０を詳細に示したも
ので、伝送等の便宜上４ビツトの信号KC１〜KC
４に変換された情報は、各割当てチヤンネル単位
に12ビツトの並列信号に変換する。すなわち、チ
ヤンネルプロセツサ９からの４ビツトの信号KC
１〜KC４は、それぞれクロツクパルスφ₁による
１ビツトのシフト遅延回路３０１ａ〜３０１ｄで
検知し、さらに同様の遅延回路３０２ａ〜３０２
ｄ、および３０３ａ〜３０３ｄでそれぞれ順次１
ビツト分（1μ秒）づつ遅延させる。そして、上
記遅延回路３０１ａ〜３０１ｄ，３０２ａ〜３０
２ｄ，３０３ａ〜３０３ｄからのそれぞれの出力
信号をシフト遅延回路３０４ａ〜３０４ｌでクロ
ツクφ_Bによつて同時に読み取り、12ビツトの情
報が検知されるようにする。 ここで、遅延回路３０１ａ〜３０１ｄの出力情
報が「1111」の基準タイミング信号となつた時に
これをアンド回路３０５で検知し、その基準タイ
ミングの同期信号SYはオア回路３０６を介して
２段直列にしたシフト遅延回路３０７ａ，３０７
ｂの入力側に書き込み情報「１」として供給す
る。すなわち、クロツクパルスφ₁の1μ秒づつ時
間を異ならせて、信号SYの発生時からφ_C，φ_A，
φ_Bの信号が発生するもので、φ_A，φ_Bが共に「０」
となつた時にこれをノア回路３０８で検知して信
号「１」をオア回路３０６に帰還し、信号φ_Cを
「１」にさせるようにする。すなわち、クロツク
φ_C，φ_A，φ_Bが1μ秒間隔で順次繰り返し発生させ
られ、そのクロツクパルスφ_Bで前記遅延回路３
０４ａ〜３０４ｌが書き込み駆動されるものであ
る。 したがつて、例えばチヤンネルプロセツサ９か
ら、第９図に示した第１チヤンネルの情報が入力
されたとすると、まずその最初のタイミングの
「1111」が入力され、その信号が遅延回路３０１
ａ〜３０１ｄから出力された時にクロツクφ_Cが
発生し、以後このチヤンネルの２番目、３番目の
タイロスロツトの信号が遅延回路３０１ａ〜３０
１ｄからあらわれる毎にクロツクφ_Aおよびφ_Bが
あらわれる。すなわち、クロツクφ_Bが発生する
タイミングでは、この第１チヤンネルの最初、２
番目、３番目の各タイムスロツトの４ビツトの信
号KC１〜KC４は、それぞれ遅延回路３０３ａ〜
３０３ｄ，３０２ａ〜３０２ｄ，３０１ａ〜３０
１ｄの出力側にそれぞれあらわれ、クロツクφ_B
で遅延回路３０４ａ〜３０４ｌを駆動することに
よつて、第１チヤンネルの12ビツトの情報は同時
に並列的に遅延回路３０４ａ〜３０４ｌに読み取
られるようになる。 上記アンド回路３０５からの同期信号SYは、
さらに直列状にしたクロツクパルスφ₁で駆動さ
れる１ビツトのシフト遅延回路３０９ａ，３０９
ｂの先頭部に供給し、その各遅延回路３０９ａ，
３０９ｂの出力信号および同期信号SYをオア回
路３１０で検知する。すなわち、このオア回路３
１０からは、同期信号SYの発生と共に３ビツト
時間（3μ秒）幅の同期信号SY′を発生し、この信
号SY′は16ステージのシフトレジスタ３１１の先
頭部に供給する。このシフトレジスタ３１１は上
記クロツクφ_Bでシフト制御されるものであり、
且つその入力信号SY′は第９図に示した情報群の
第１チヤンネルの情報がチヤンネルプロセツサ９
から発生する時にこれに同期して発生されるもの
であり、したがつてこのシフトレジスタ３１１の
１番目乃至第16番目の各ステージは、チヤンネル
プロセツサ９からの入力情報の各チヤンネルのそ
れぞれ対応するようになる。すなわち、シフトレ
ジスタ３１１の第１ステージから信号「１」が出
力される時に、チヤンネルプロセツサ９からペタ
ル鍵盤専用チヤンネルの情報が入力され、同じく
第２〜第８ステージから「１」の情報が得られる
時、すなわちオア回路３１２から「１」の出力信
号が得られるタイミングでは、上鍵盤専用チヤン
ネルの情報が入力され、第９〜第15ステージすな
わちオア回路３１３から「１」の出力信号の得ら
れる時に下鍵盤専用チヤンネルの情報が入力さ
れ、さらに第16ステージが「１」の時に自動アル
ペジヨ専用チヤンネルの情報が入力されるように
なるものである。そして、シフトレジスタ３１１
の第１ステージからの出力信号、およびオア回路
３１２，３１３からの出力信号は、それぞれアン
ド回路３１４〜３１６に供給するもので、このア
ンド回路３１４〜３１６には、制御指令部１１の
スイツチＳ２〜Ｓ４からの上鍵盤Ｕ、下鍵盤Ｌ、
ペダル鍵盤Ｐの各選択信号をゲート信号として供
給する。 尚、指令制御部１１においては、メモリ回路１
０から記憶情報を読み出し、楽音発生装置１２で
演奏者を得る時に、スイツチＳ２〜Ｓ４で発音さ
せない鍵盤を選択してその対応スイツチを投入
し、信号「１」を発生するものであり、発音させ
る鍵盤に対応する信号は「０」に設定するもの
で、したがつて図において，，は発音選択
の状態を示している。 そして、アンド回路３１４〜３１６からの出力
信号はオア回路３１７で一括し、メモリ３１８の
出力読み出し制御信号を発するオア回路３１９に
供給する。このオア回路３１９には、さらにレコ
ード（記憶）およびプレイ（演奏）状態を指令す
る信号Ｒ／を供給し、レコード設定時に「１」
の信号を与えるようにしてなる。 メモリ３１８は、前記12ビツトの情報それぞれ
に対応する遅延回路３０４ａ〜３０４ｌからの情
報の供給される並列的に設定したメモリ単体３１
８ａ〜３１８ｌからなる。このメモリ単体は図に
３１８ａおよび３１８ｌで代表して示すようにそ
れぞれ同様の構成でなるもので、メモリ３１８へ
の各対応ビツト入力は、アンド回路３２０および
オア回路３２１を介してアンド回路３２２に供給
する。アンド回路３２２からの出力情報は、オア
回路３２３を介して16ステージのシフトレジスタ
３２４の先頭部に供給するもので、このシフトレ
ジスタ３２４はメモリ３１８に対する入力情報に
同期してクロツクφ_Bによつてシフト制御される。
そして、このシフトレジスタ３２４からの出力情
報は、アンド回路３２５およびオア回路３２６を
介して出力情報として出力すると共に、アンド回
路３２７を介してオア回路３２３に帰還し、シフ
ト循環して記憶保持されるようにしてなる。ま
た、メモリ３１８に対する入力ビツト情報は、ア
ンド回路３２８を介して直接出力側オア回路３２
６に供給されるようになつている。 メモリ３１８からの12ビツトの各出力情報は、
クロツクφ_A，φ_B，φ_Cで各４個づつゲート制御さ
れるアンド回路３２９ａ〜３２９ｌを介してチヤ
ンネルプロセツサ９からの情報と同様に第９図に
示したように４ビツトの信号KC１′〜KC４′に時
分割多重化してクロツクパルスφ₁で駆動される
シフト遅延回路３３０ａ〜３３０ｄに供給し、楽
音発生装置１２への出力情報とする。同時に、こ
の12ビツトの情報は、演奏情報を記憶するキーデ
ータ用メモリ３３１に書き込み情報として供給す
るもので、このメモリ３３１からの読み出し情報
は、メモリ３１８の各メモリ単体３１８ａ〜３１
８ｌのアンド回路３３２を介してオア回路３２１
に供給する。 メモリ３１８のメモリ単体３１８ｈは、これま
での説明から明かなように、第１のキーオン信号
KO１に対応するようになるもので、この信号
KC１は上、下、ペダル鍵盤において、キー情報
の割当てられたチヤンネルにおいてかならず存在
し、離鍵と共に消滅するものである。そして、こ
のメモリ単体３１８ｈに対応する入出力情報Ａお
よびＢは、比較回路３３３において比較するもの
で、チヤンネルプロセツサ９からの入力情報と、
メモリ３１８に記憶されたそれ以前の情報とをチ
ヤンネル単位に比較するようになり、上記鍵盤部
のいずれかの鍵が押鍵されまたは離鍵された時に
当該鍵の割当てられたチヤンネル時間において
「Ａ≠Ｂ」の判別がされるようになる。 すなわち、比較回路３３３では、「Ａ≠Ｂ」で
出力信号１を発生させるもので、この信号
１はアンド回路３３４およびオア回路３３５を介
してオア回路３３６に供給し、オア回路３３６か
らの出力信号は、クロツクφ_Bで入力情報チヤン
ネルに同期して駆動されるシフト遅延回路３３７
に読み込む。そして、この遅延回路３３７からの
出力信号EN１は、アンド回路３３８を介してオ
ア回路３３６に帰還し、記憶ホールドされるよう
にすると共に、アンド回路３３９およびオア回路
３４０を介して同じくクロツクφ_Bで駆動される
シフト遅延回路３４１に供給し、この遅延回路３
４１からの出力情報EN２はアンド回路３４２を
介してオア回路３４０に帰還し、ここでも記憶ホ
ールドさせるようにする。 ここで、信号１の供給されるアンド回路３
３４は、レコード状態でゲート信号Ｒ／を与
え、さらに遅延回路３４１からの出力信号EN２
の供給されるインバータ３４３からの信号をゲー
ト信号として与え、レコード状態で且つ信号EN
２の発生していない状態で、信号１を記憶ホ
ールドする１次ホールド回路を構成する。また、
アンド回路３３９は自動アルペジヨ選択信号
ARPでゲート制御し、16チヤンネル１サイクル
の情報の最終チヤンネル（第16チヤンネル）に対
応して、上記１次ホールド回路の出力信号EN１
を検知して読み込む２次ホールド回路を構成し、
以後自動アルペジヨ選択信号ARPの存在しない
状態でインバータ３４４によつてアンド回路３４
２にゲート信号を与え、次に自動アルペジヨ選択
信号ARPが発生するまで、すなわち16チヤンネ
ルの１処理サイクルの情報の末尾がくるまで信号
EN２を記憶ホールドさせる。 上記インバータ３４３からの出力信号は、アン
ド回路３４５にも与えられる。このアンド回路３
４５には、レコード状態で「１」となる信号Ｒ／
Ｐが供給されるインバータ３４７の出力を供給す
ると共に、後述する比較回路３４６からのイコー
ル信号EQ２を供給するもので、信号EN２が存在
せず、且つプレー（演奏）状態である時に、イコ
ール信号EQ２の発生に伴い信号「１」をアンド
回路３４５から発生し、オア回路３３５に供給し
て次に自動アルペジヨ選択信号ARPが発生され
るまで、遅延回路３３７で１次記憶ホールドする
ようにしてなる。 メモリ３１８の各メモリ単体３１８ａ〜３１８
ｌにあつては、それぞれアンド回路３２２に対し
て上記信号EN２をゲート信号として供給し、シ
フトレジスタ３２４に対して新しい情報を読み込
むようにするものであり、信号EN２の存在しな
い時には、インバータ３４８からの出力信号でア
ンド回路３２７のゲートを開き、シフトレジスタ
３２４の記憶情報をシフト循環して記憶保持する
ようにしてなる。また、上記アンド回路３２２に
対して情報を供給するアンド回路３２０および３
２３にあつては、レコード（記憶書き込み）状態
において信号Ｒ／を「１」としてアンド回路３
２０のゲートが開かれ、プレイ（演奏）状態では
インバータ３４９でアンド回路３３２にゲート信
号を与えるようにする。そして、出力側のアンド
回路３２８は、レコード状態あるいはオア回路３
１７からの鍵盤選択指定信号（＋＋）の存
在する時のオア回路３１９からの出力信号でゲー
トが開かれ、オア回路３１９の出力信号「０」の
時にはインバータ３５０からアンド回路３２５の
ゲートを開き、シフトレジスタ３２４からの出力
情報を、メモリ３１８の出力信号として取り出す
ようにしてなる。 前記信号EN２は、クロツクφ_Bの供給されるア
ンド回路３５１にゲート信号を与え、このアンド
回路３５１からの出力クロツクφ_Bは第１のアド
レスカウンタ３５２を計数歩進する。ここで、信
号EN２は、16チヤンネルの１処理サイクルの最
終チヤンネルで発生される自動アルペジヨ選択信
号ARPでアンド回路３３９のゲートが開かれて
からクロツクφ_B分遅延して立ち上るものであり、
信号EN２は新しい１処理サイクルの先頭に同期
するように立ち上り、次に自動アルペジヨ選択信
号ARPが発生し、アンド回路３４２のゲートが
閉じてからクロツクφ_B分遅れるまでの１処理サ
イクルの間発生している。したがつて、プレー状
態およびレコード状態の切換時に発生する信号Ｒ
２でリセツトされたアドレスカウンタ３５２は、
１処理サイクルの間クロツクφ_Bで計数歩進され、
16チヤンネル１イベントの情報の各チヤンネルを
順次指定するアドレス計数情報を発生するように
なる。ここで、このアドレスカウンタ３５２を、
１イベントの情報を構成する16チヤンネルに対応
して16進に構成することによつて、信号EN２発
生毎に、そのチヤンネルを順次指定するアドレス
情報を一循発生するようになるものであり、この
アドレス情報はキーデータ用メモリ３３１にチヤ
ンネル指定アドレス情報として供給する。 上記第１のアドレスカウンタ３５２からの16計
数毎に、すなわち１イベントの情報のアドレス指
定１循毎に発生するキヤリイ信号は、同じく信号
Ｒ２でリセツトされる第２のアドレスカウンタ３
５３に計数歩進信号として供給するもので、この
アドレスカウンタ３５３の計数値情報は、イベン
ト情報（各16チヤンネル）を指定するアドレス情
報となつて、キーデータ用メモリ３３１に供給さ
れる。このキーデータ用メモリ３３１は、前記信
号EN２の存在する時に駆動指令（EN）が供給
されるもので、レコード状態の時に「１」となる
信号Ｒ／によつて書き込み状態（Ｗ）が、この
信号Ｒ／の「０」となるプレー状態で読み出し
状態（Ｒ）が設定される。 キーデータ用メモリ３３１に対して、タイマ用
メモリ３５４が設けられる。このタイマ用メモリ
３５４に対しては、上記第２のアドレスカウンタ
３５３からのアドレス情報を加算回路３５５を介
して供給するもので、この加算回路３５５はアン
ド回路３５６から「＋１」の指令が与えられた時
に、供給されたアンド情報に「＋１」してタイマ
用メモリ３５４のアドレス指定を行う。上記アン
ド回路３５６には、信号Ｒ／の供給されるイン
バータ３５７からのプレー状態で「１」となる信
号、さらにレコードからプレー情報に反転した時
にクロツクφ_Bで同期するように発生する信号Ｒ
１の供給されるインバータ３５８からの信号を供
給し、プレー状態への切替時の初期状態を外した
プレー状態設定時に、アンド情報に「＋１」をす
るようにしてなる。 このタイマ用メモリ３５４は、上記信号Ｒ１お
よび信号EN２の供給されるオア回路３５９から
の出力信号で駆動状態に設定され、信号Ｒ／に
よつてレコード時に書き込み指令（Ｗ）、プレー
時に読み出し指令（Ｒ）が与えられるもので、タ
イマカウンタ３６０の計数値情報が書き込み情報
として供給されている。そして、このメモリ３５
４からの読み出し情報は、タイマレジスタ３６１
に読み出し記憶されるもので、このタイマレジス
タ３６１の記憶情報は、タイマカウンタ３６０の
計数値情報と比較回路３４６で比較し、その一致
検出時にイコール信号EQ２を発生するようにし
てなる。ここで、タイマレジスタ３６１は、信号
Ｒ１およびEN２が供給されるオア回路３６３か
らの出力信号で、タイマ用メモリ３５４と同時に
駆動設定される。 タイマカウンタ３６０は、信号EN２の供給さ
れるインバータ３６４によつて、信号EN２の存
在しない間ゲートの開かれるアンド回路３６５か
ら得られる自動アルペジヨ選択信号ARPで計数
歩進されるものであり、この信号ARPの発生周
期（48μ秒）単位毎に時間を計数する。また、信
号EN２と信号ARPの供給されるアンド回路３６
６からの出力信号をクロツクφ_Bで駆動されるシ
フト遅延回路３６７に供給し、この遅延回路３６
７の出力信号をオア回路３６８を介してタイマカ
ウンタ３６０にリセツト指令として与え、カウン
タ３６０では信号EN２の発生間隔を時間計数す
るようにしてなる。オア回路３６８には信号Ｒ２
も供給し、レコード、プレーの切換時に初期設定
されるようにしてなる。 第１１図は上記メモリ回路１０で使用される制
御信号Ｒ１，Ｒ２を発生する回路を示したもの
で、入力信号Ｒ／は制御指令部１１のスイツチ
Ｓ１により発生され、レコード（Ｒ）の状態で
「１」、プレー（Ｐ）の状態で「０」の信号となる
もので、この信号は遅延フリツプフロツプ回路３
６９に入力信号として供給する。この回路３６９
は入力信号Ｒ／をクロツクφ_Bによつて取り込
み出力するもので、前記入力信号Ｒ／Ｐを信号Ｑ
として出力するとともに、同入力信号Ｒ／の反
転したものを信号として出力する。この遅延フ
リツプフロツプ回路３６９の出力信号Ｑおよび
は、アンド回路３７０および３７１に供給するも
ので、アンド回路３７０には信号Ｒ／の供給さ
れるインバータ３７２からの出力信号を供給し、
レコード状態からプレー状態に反転してからクロ
ツクφ_Bを発生するまでの間「１」となる信号Ｒ
１を発生する。また、アンド回路３７１には信号
Ｒ／を供給し、逆にプレー状態からレコード状
態に反転した時にクロツクφ_Bが発生するまで出
力信号を発生するもので、このアンド回路３７０
および３７１からの出力信号をオア回路３７３で
検知し、レコード状態とプレー状態の相互反転時
にそれぞれ出力信号Ｒ２を発生するようにしてな
る。 すなわち、電子楽器の鍵盤部において演奏操作
が行われると、その上鍵盤、下鍵盤、ペダル鍵盤
の鍵操作状態、さらに各種制御設定状態に応じ
て、チヤンネルプロセツサ９から第９図に示した
ような状態の16チヤンネルの情報からなる１イベ
ントの情報が、48μ秒周期で繰返し発生され、メ
モリ回路１０に供給される。ここで、演奏状態を
記憶させるレコード状態が設定され、信号Ｒ／
が「１」であるとすると、メモリ単体３１８ａ〜
３１８ｌの各アンド回路３２０のゲートが開か
れ、オア回路３２１から各チヤンネルの12ビツト
の情報が並列的に取り出されるようになる。 ここで、このレコード状態の初期状態を想定す
ると、チヤンネルプロセツサ９からキー情報類が
発生する時にはメモリ３１８には記憶が存在せ
ず、したがつて単体３１８ｈに入力されるキーオ
ン信号KO１は「１」となるが、出力キーオン信
号は「０」であり、したがつて比較回路３３３か
ら信号１が発生する。この時、信号EN２は
「０」で且つ信号つＲ／は「１」であるので、
信号EQ１はアンド回路３３４、オア回路３３５，
３３６を介して遅延回路３３７に書き込まれ、ク
ロツクφ_Bと共に信号EN１が立ち上る。そして、
１処理サイクルの最終チヤンネルに対応して発生
する信号ARPによつて、信号EN１はアンド回路
３３９およびオア回路３４０を介して遅延回路３
４１に書き込まれ、次のクロツクφ_Bに対応する
新しい処理サイクルの先頭チヤンネルに対応して
信号EN２が立ち上り、メモリ単体３１８ａ〜３
１８ｌのアンド回路３２２のゲートを開き、チヤ
ンネルプロセツサ９から入力される第９図に示し
たような16チヤンネルの情報を、それぞれチヤン
ネル単位に12ビツト並列にして検知し、16ステー
ジのシフトレジスタ３２４に書き込むようにな
る。同時に、信号Ｒ／でゲートの開かれるアン
ド回路３２８、オア回路３２６を介して、上記書
き込み情報が取り出され、キーデータ用メモリ３
３１に書き込み情報として供給される。 この時、キーデータ用メモリ３３１は信号EN
２により駆動指令が与えられ、且つ信号EN２に
よりゲートの開かれるアンド回路３５１からのク
ロツクφ_Bで計数される第１のアドレスカウンタ
３５２からチヤンネル単位に歩進するアドレス情
報、さらに第２のアドレスカウンタ３５３からの
16チヤンネルの１イベント情報を書き込む区域を
指定するアドレス情報が供給されているものであ
り、レコード状態による書き込み指令（Ｗ）にも
とづき、上記メモリ３１８部からの出力情報はキ
ーデータ用メモリ３３１に順次書き込まれる。 この時、タイマ用メモリ３５４もレコード状態
で書き込み指令（Ｗ）が与えられ、オア回路３５
９から駆動指令の与えられているものであるが、
タイマ用カウンタ３６０は信号Ｒ２によつて初期
状態でリセツトされ、且つ信号EN２の発生によ
りアンド回路３６５のゲートが閉じられて計数歩
進がされないため、そのメモリ３５４に対する書
き込み情報は「０」の状態にある。 このようにして、チヤンネルプロセツサ９から
の16チヤンネル１イベントの情報が入力され、メ
モリ３１８およびキーデータ用メモリ３３１にそ
の最終チヤンネル（自動アルペジヨ専用チヤンネ
ル）の情報が書き込まれた状態となると、信号
ARPが発生してアンド回路３４２のゲートを閉
じ、次のクロツクφ_Bと共に遅延回路３４１の出
力を「０」にして信号EN２を立ち下がらせ、上
記１イベントの情報の書き込み動作を終了する。 同時にインバータ３６４の出力が「１」となる
ため、タイマカウンタ３６０はクロツクφ_Bを計
数開始するようになる。 第１２図は上記のレコード状態設定時からの記
憶書き込み動作におけるメモリ回路１０の各部の
信号波形を示したもので、（Ａ）はレコード状態
に設定された時（信号Ｒ／が「１」に立ち上
る）から信号EN２が立ち上るまでの過程を、同
じく（Ｂ）は信号EN２が立ち上つてから16チヤ
ンネル１イベントの情報の書き込み制御状態を第
１のアドレスカウンタ３５２の計数値に対応して
示し、タイマカウンタ３６０の計数開始のタイミ
ングを示している。この図では、シフトレジスタ
３１１からの各ステージに対応する信号Ｐ，Ｕ，
Ｌ等も同時に示しているが、この記憶動作時に
は、その最終ステージからの信号ARP（自動アル
ペジヨ選択専用チヤンネル）のみが示されてい
る。 このようにして、最初の各鍵盤部における操作
鍵情報が記憶された状態で、演奏の進行に伴い操
作された鍵の中の少なくとも一つが離鍵され、ま
たはさらに新しい鍵が追加操作されたとすると、
チヤンネルプロセツサ９からの第９図に示したよ
うな16チヤンネル１イベント分の情報の中から、
例えば離鍵された鍵のキー情報の割当てられたチ
ヤンネルのキーオン信号KO１が消滅し、また押
鍵により新たな割当てられたチヤンネルのキーオ
ン信号KO１が新たに発生するようになる。 すなわち、メモリ３１８において記憶されその
出力側から得られる情報と、新たにその入力側に
供給される情報とを各チヤンネル毎に対比した場
合、上記離鍵された鍵の情報を記憶するチヤンネ
ル、あるいは新たに割当てられたチヤンネルにお
いて特にキーオン信号KO１が相違する状態とな
り、そのチヤンネルのタイミングにおいて比較回
路３３３において「Ａ≠Ｂ」の状態が生じ、信号
EQ１が発生される。この時信号EN２は「０」の
状態にあり、レコード状態で信号Ｒ／は「１」
であるので、アンド回路３３４、オア回路３３
５，３３６を介して「１」の信号１が遅延回
路３３７に記憶され、その次のクロツクφ_Bのタ
イミングで信号EN１が立ち上らせられる。この
信号EN１はさらに信号ARPに対応してアンド回
路３３９、オア回路３４０を介して遅延回路３４
１に供給され、入力キー情報群の１処理サイクル
の先頭において前述したように信号EN２が立ち
上り、新しくメモリ３１８のシフトレジスタ３２
４にその時の操作鍵の状態に対応した16チヤンネ
ル１イベントの情報が書き込まれるとともに、更
に前述したと同様にキーデータ用メモリ３３１に
書き込み記憶される。この場合、キーデータ用メ
モリ３３１に対する先の書き込み動作において、
第１のアドレスカウンタ３５２はその計数を１循
しているので、第２のアドレスカウンタ３５３は
一つ歩進されており、キーデータ用メモリ３３１
の次の記憶区域をアドレス指定し、その区域内で
第１のアドレスカウンタ３５２の計数値に対応し
てチヤンネル単位の記憶アドレス番地が指定され
る。 また、タイマカウンタ３６０にあつては、信号
EN２の立ち上りと共にインバータ３６４の出力
が「０」となるため、信号ARPによる計数動作
は停止され、信号EN２の立ち上りと共に駆動状
態とされるタイマ用メモリ３５４にその時の計数
値情報、すなわち最初の鍵操作状態の継続時間情
報を書き込み記憶するようになる。そして、信号
EN２の立ち下りと共に信号「１」の読み込まれ
た遅延回路３６７から、次のクロツクφ_Bのタイ
ミングで発生される信号によつて、タイマカウン
タ３６０はリセツトされ、初期状態とされる。 すなわち、上鍵盤、下鍵盤、ペダル鍵盤からな
る鍵盤部において、操作鍵の状態が一つでも変化
する毎に、その新しい操作鍵の状態を16チヤンネ
ルの１イベント情報として検知し、キーデータ用
メモリ３３１に順次書き込み記憶されるようにな
るものであり、その時同時に、その前の操作鍵の
状態の継続時間をタイマカウンタ３６０で計数測
定し、タイマ用メモリ３５４にアドレス対応して
書き込み記憶するものである。したがつて鍵盤部
において一連の曲を演奏操作することにより、そ
の鍵操作の変換状態を、その変換毎に時間情報と
してキーデータ用およびタイマ用のメモリ３３
１，３５４にアドレス対応して記憶し、自動演奏
等に供せられるようにするものである。 この鍵盤部の演奏操作を行う場合、メモリ３１
８から取り出された情報は、上記のようにキーデ
ータ用メモリ３３１に供給されると同時に、アン
ド回路３２９ａ〜３２９ｌ部でチヤンネルプロセ
ツサ９からの情報と同様に、４ビツトの信号KC
１′〜KC４′に時分割多重化されて出力されるも
ので、この出力信号KC１′〜KC４′を楽音発生装
置１２で使用することによつて、そのまま演奏者
として聴取し、モニタすることのできるものであ
る。 このように記憶された演奏情報は、これを読み
出して楽音発生装置１２に供給し、自動演奏する
ものであるが、この自動演奏状態にするには、制
御指令部１１のスイツチＳ１を解放状態に設定
し、信号Ｒ／を「０」のプレイ状態にする。同
時に、スイツチＳ２〜Ｓ４を選択操作して信号
Ｕ，Ｌ，Ｐを制御し、自動演奏される鍵盤を指定
する。具体的には、上、下鍵盤およびペダル鍵盤
の演奏音を全て記憶された情報により行うには、
スイツチＳ２〜Ｓ４を全て解放し、信号Ｕ，Ｌ，
Ｐを「０」に設定するものであり、また下鍵盤お
よびペダル鍵盤を記憶情報によつて自動演奏し、
上鍵盤はこの自動演奏に合わせて鍵盤部で演奏操
作するような時には、上鍵盤に対応するスイツチ
Ｓ２のみを投入設定し、信号Ｕを「１」に設定す
るものである。 この記憶情報の読み出し動作時においても、各
チヤンネルの情報はクロツクφ_Bに同期して行わ
れるもので、チヤンネルプロセツサ９から16チヤ
ンネルの１処理サイクルの先頭チヤンネルの最初
のタイミングにおいて同期操作信号「1111」がメ
モリ回路１０に供給され、同期制御されるもの
で、メモリ回路１０のシフトレジスタ３１１の16
個の各ステージから、第９図に示した時分割多重
化情報の各チヤンネルを指定するタイミング信号
が得られる。すなわち、シフトレジスタ３１１の
先頭ステージからペダル鍵盤専用チヤンネルのタ
イミングで「１」の信号が得られ、アンド回路３
１６に供給されるものであり、またオア回路３１
２および３１３からは、上鍵盤さらに下鍵盤のそ
れぞれ専用チヤンネル時に「１」の出力が得ら
れ、アンド回路３１４，３１５に「１」の信号を
与えるものである。したがつて、例えば上鍵盤を
演奏し、他の鍵盤部を記憶情報によつて自動演奏
する状態、すなわちスイツチＳ２を投入し、信号
Ｕを「１」とした時には、上鍵盤専用チヤンネル
時においてオア回路３１７から信号「１」が発生
し、オア回路３１９を介してメモリ３１８の各メ
モリ単体３１８ａ〜３１８ｈのアンド回路３２８
はゲート信号を与え、同時にアンド回路３２５の
ゲートを閉じ、その上鍵盤専用チヤンネル時に
は、チヤンネルプロセツサ９から得られる上鍵盤
の実際の演奏操作にもとづくキー情報類を出力情
報として取り出すようにするものである。 ここで、スイツチＳ２〜Ｓ３の全てが解放状態
で、上鍵盤、下鍵盤、ペダル鍵盤の全てを自動演
奏する場合を説明すると、この自動演奏をするに
は、制御指令部１１のスイツチＳ１を操作して、
解放状態とする。すなわち信号Ｒ／を「０」の
状態とするもので、第１１図からも明かなように
このプレイ状態の切換設定と共に、パルス状信号
Ｒ１およびＲ２が発生する。そして、メモリ回路
１０のアドレスカウンタ３５２，３５３をリセツ
トして初期状態とすると共に、タイマカウンタ３
６０もリセツト設定し、タイマレジスタ３６１に
駆動指令を与えて、タイマ用メモリ３５４からの
情報を読み取り記憶する。この時、タイマ用メモ
リ３５４は信号Ｒ／が「０」であるためリード
（読み取り）状態に設定されており、且つ信号Ｒ
１によつて駆動状態が設定され、信号Ｒ２がリセ
ツトされたアドレスカウンタ３５３からのアドレ
ス情報が供給されている。しかし、このタイマ用
メモリ３５４の先頭アドレスは、前記レコード状
態の時の説明からも明かなように、記憶書き込み
時においてタイマ用計数情報が存在せず、したが
つて、信号Ｒ１に対応してタイマ用レジスタ３６
１に書き込まれる情報は「０」である。 したがつて、信号Ｒ１，Ｒ２の発生時に比較回
路３４６に供給される情報Ａ，Ｂは共に「０」で
あり、この比較回路３４６からイコール信号EQ
２が発生され、この信号EQ２はアンド回路３４
５に供給される。このアンド回路３４５は信号
EN２およびＲ／が共に「０」であるため、イ
ンバータ３４３，３４７の出力でゲートの開かれ
ているものであり、信号EQ２はオア回路３３５，
３３６を介して遅延回路３３７で記憶され、イン
バータ３４４でゲートの開かれるアンド回路３３
８を介して、自動アルペジヨ信号ARPの発生す
るまで記憶ホールドして信号EN１を発生する。
この信号EN１は自動アルペジヨ信号ARPの発生
と共にアンド回路３３９、オア回路３４０を介し
て遅延回路３４１に供給され、クロツクφ_Bに同
期して、すなわち16チヤンネルの１イベントの先
頭タイミングに同期して信号EN２を立ち上らせ
る。 信号EN２はアンド回路３５１にゲート信号を
与えて第１のアドレスカウンタ３５２をクロツク
φ_Bで計数してキーデータ用メモリ３３１に記憶
された16チヤンネルの情報の各チヤンネルを順次
アドレス指定するものであり、第２のアドレスカ
ウンタ３５３で指定された区域の１イベントの情
報をアドレス指定するようになる。この時、キー
データ用メモリ３３１は信号Ｒ／が「０」で読
み出し状態に設定され、信号EN２で駆動指令の
与えられるものであるため、上記アドレス指定に
対応して読み出された第９図に示したような16チ
ヤンネルの情報は、メモリ３１８の各メモリ単体
３１８ａ〜３１８ｌにビツト単位に分配供給さ
れ、インバータ３４９の出力でゲートの開かれる
アンド回路３３２、さらに信号EN２でゲートの
開かれるアンド回路３２２を介して、各シフトレ
ジスタ３２４に書き込み記憶される。そして、信
号EN２は、次の自動アルペジヨ信号ARPが発生
した後のクロツクφ_Bに対応して立ち下がるもの
であるため、キーデータ用メモリ３３１から第２
のアドレスカウンタ３５３で指定された区域の１
イベント16チヤンネル分の情報が読み出され、こ
の情報がメモリ３１８にシフト記憶されるもので
あり、このメモリ３１８の記憶情報は、シフトレ
ジスタ３１１の出力に対応してオア回路３１９か
らゲート信号の与えられるアンド回路３２５を介
して、楽音発生装置１２に出力されるようにな
る。 また、パルス状信号Ｒ１の立ち下がつた後にお
いては、インバータ３５８および３５７の出力が
共に「１」となり、アンド回路３５６から加算回
路３５５に「＋１」の指令が与えられ、この時の
第２のアドレスカウンタ３５３の指定番地の次の
番地がタイマ用メモリ３５４においてアドレス指
定される。すなわち、上記読み出されたキー情報
類の書き込み時における継続時間に相当する数値
情報がアドレス指定され、信号EN２の存在によ
つて読み出されタイマレジスタ３６１に記憶され
るようになる。そして、信号EN２の立ち下がり
後にインバータ３６４の出力信号によつてアンド
回路３６５からクロツクφ_Bが発生され、タイマ
カウンタ３６０が計数され、その計数値が比較回
路３４６において上記読み出し記憶された数値情
報と比較されるようになる。 このようにして、キーデータ用メモリ３３１か
らの読み出し情報による演奏音が得られ、その演
奏音がタイマレジスタ３６１に記憶された数値情
報により示される時間が継続すると、比較回路３
４６においてイコール信号EQ２が発生される。
この信号EQ２の発生に対応して、前述したと同
様に信号EN１が発生し、またEN２が発生して、
第２のアドレスカウンタ３５３を歩進し、第１の
アドレスカウンタ３５２で16チヤンネルを順次ア
ドレス指定し、次の区域に記憶された１イベント
の情報をキーデータ用メモリ３３１から順次読み
出し、メモリ３１８にシフト記憶するものであ
り、またこの演奏音の継続時間に相当する数値情
報がタイマ用メモリ３５４からタイマレジスタ３
６１に読み出し、記憶されるようになる。そし
て、上記したと同様にその記憶された時間範囲で
この新しく読み出されたキー情報類に対応する演
奏音が、楽音発生装置１２部から得られるように
なる。 そして、以後鍵盤部における鍵の操作変換毎に
１イベントの情報としてキーデータ用メモリ３３
１に記憶された情報が、その各情報に対応する時
間情報にもとづく時間経過に伴い順次読み出さ
れ、楽音発生装置１２に導かれて、鍵盤部におけ
る演奏が自動演奏として再現されるようになるも
のである。 ここで、制御指令部１１におけるスイツチＳ２
〜Ｓ４によつて、自動演奏を行わない鍵盤を指定
するものであるが、例えば上鍵盤に対応するスイ
ツチＳ２を投入設定し、信号Ｕを「１」とする
と、第１０図においてアンド回路３１４にゲート
信号が与えられ、オア回路３１９の出力が上鍵盤
専用チヤンネル時において「１」となる。したが
つてアンド回路３２５のゲートが閉じられ、キー
データ用メモリ３３１からメモリ３１８にシフト
された情報の中の上鍵盤専用チヤンネルに対応す
る情報は出力されず、これに代りアンド回路３２
８のゲートが開かれて、チヤンネルプロセツサ９
から得られる上鍵盤の操作に対応するキー情報類
が出力され、楽音発生に供されるようになる。す
なわち、下鍵盤およびペダル鍵盤に対応する自動
演奏音にもとづき、上鍵盤の演奏練習当が行なえ
るようになるもので、この鍵盤の指定選択は、制
御指令部１１で実行される。 第１３図のＡは上記プレイ状態に設定した時の
信号Ｒ／，Ｒ１，Ｒ２の状態を示し、その他ア
ドレスカウンタ等の状態を示したものであり、同
図のＢは上記プレイ状態における読み出しアドレ
スの状態を示している。 上記のようにして、メモリ回路１０から４ビツ
トの信号KC１′〜KC４′によつて取り出される時
分割多重化情報にもとづき演奏音を発生する楽音
発生装置１２は、例えば第１４図のように構成す
る。すなわち、入力信号KC１′〜KC４′は多重デ
ータ分析回路３８０に供給する。この回路３８０
は１チヤンネル４ビツト、３タイミングの情報を
並列12ビツトの信号に変換するもので、キー情報
類Ｎ１〜Ｂ３，KO１，KO２および制御情報
ABC，SR，EC，DU，KO３等を各別に取り出
す。楽音発生手段の主要部３８１においては、各
チヤンネルに対応する16個のトーンジエネレータ
３８２〜３９７がそれぞれ設けられ、さらに多重
データ分析回路３８０で得た各チヤンネルのキー
情報類Ｎ１〜Ｂ３，KO１，KO２を当該チヤン
ネルにそれぞれ振分けるためのシフトレジスタ３
９８〜４１３、およびラツチ回路４１４〜４２
９，４３０〜４４５を備える。 要するに、多重データ分析回路３８０において
は、１つのチヤンネルに関する時分割処理時間帯
（３ビツトタイム）で時分割多重化されている情
報を、それぞれ各チヤンネル別に取り出し、この
多重データ分析回路３８０で得たデータは、各チ
ヤンネルのものが時分割多重化されているので、
これを主要部３８１において各チヤンネル別に振
分けてスタテイツク化する。このような時分割多
重データの分析、振分けのタイミングを制御する
ために、基準データ「1111」が利用される。 第１５図は多重データ分析回路３８０を詳細に
して示したもので、時分割多重化された信号KC
１′〜KC４′はアンド回路４５６に加え、基準デ
ータ「1111」を検知し、第９図のタイムスロツト
１で示した基準タイミングを検出する。このアン
ド回路４５６からの基準タイミングに対応するパ
ルス信号は基準パルスSPとなるもので、第１６
図のａに示すように発生し、このパルスSPはシ
フトレジスタ４５７に入力情報「１」として供給
すると共にオア回路４５８を介してシフトレジス
タ４５９に供給する。シフトレジスタ４５７はク
ロツクパルスφ_Bで駆動される３ステージのレジ
スタで構成され、その先頭ステージが「１」の情
報を記憶する状態でラツチ回路４６０のストロー
ブ端子Ｓに指令信号「１」を与える。そして、こ
のラツチ回路４６０に信号KC３′の情報を読み込
む。具体的には、ラツチ回路４６０にストローブ
指令の与えられるタイミング、すなわち上記基準
データの次の送出タイミングの信号KC３′は、第
９図のタイムスロツト２からも明かなようにダン
パ信号DUであり、ラツチ回路４６０にはこのダ
ンパ信号DUが記憶され、これは次にダンパ信号
DUが信号KC３′として入力されるタイミングま
で保持される。 シフトレジスタ４５７の３番目のステージから
は、第１６図のｂに示すように基準パルスSPを
３ビツトタイム遅延したパルスSP２が得られる。
このパルスSP２は、２ステージの記憶部を有す
るラツチ回路４６１のストローブ端子Ｓに供給さ
れ、信号KC３′およびKC２′を読み込む。このパ
ルスSP２の発生タイミングは、第９図に示すタ
イムスロツト４に相当し、エンベロープコントロ
ール信号ECおよびテスト信号TESTがラツチ記
憶されるようになる。 ２ステージのシフトレジスタ４５９は、両ステ
ージの出力をノア回路４６２で検知し、オア回路
４５８を介して帰還している。すなわち、このシ
フトレジスタ４５９の先頭ステージからは、まず
基準パルスSPを１ビツトタイム遅延して信号
「１」が出力され、さらに１ビツトタイム遅延し
て２番目のステージから信号「１」が得られるも
ので、さらに基準パルスSPの発生タイミングか
ら３ビツトタイム目（第９図のタイムスロツト
４）にノア回路４６２の入力が「00」となり出力
信号「１」が発生され、オア回路４５８を介して
シフトレジスタ４５９に帰還される。このよう
に、シフトレジスタ４５９の各ステージには、第
１６図ｃに示すように３ビツトタイム毎に信号
「１」が記憶される。 オア回路４５８の出力は、３ビツトタイムの時
分割処理時間帯の最初のタイミングで発生するも
のであるため、シフトレジスタ４５９の第１ステ
ージ目の出力BO１′は各チヤンネルの２番目の
タイミングに対応して発生し、第２のステージ目
の出力BO２′は各チヤンネルの最後のタイミン
グに対応して発生する。したがつて、このシフト
レジスタ４５９からの出力信号BO１′，BO２′
は、それぞれ第８図のｂ，ｃに示した信号BO
１，BO２の発生タイミングに同期して発生し、
３ビツトタイム毎に繰返し「１」となる（第１６
図のｄ，ｅ参照）。 上記信号BO１′は、ラツチ回路４６３のスト
ローブ端子Ｓに供給し、各チヤンネルの２番目の
送出タイミングで入力される情報類（主としてオ
クターブコードＢ１〜Ｂ３およびキーオン信号
KO１）をラツチ回路４６３にラツチ記憶させ
る。また、信号BO２′はラツチ回路４６４のス
トローブ端子Ｓに供給し、各チヤンネルの最終送
出タイミングでノートコードＮ１〜Ｎ４をラツチ
記憶させる。 上記ラツチ回路４６３は５ビツトのラツチ位置
４６３−１〜４６３−５を有し、オクターブコー
ドＢ１，Ｂ２、自動ベースコード選択信号ABC、
第１および第２のキーオン信号KO１，KO２を
それぞれラツチ記憶するものである。また、スロ
ーロツク選択信号SRは第１のキーオン信号のら
１と同じ位置に、自動コード音用キーオン信号
KO３は第２のキーオン信号KO２と同じ位置に
それぞれラツチされるようになつている。オクタ
ーブコードＢ１〜Ｂ３の中の３ビツト目のＢ３
は、特にこの楽音発生装置１２において上鍵盤の
C₃の音、下鍵盤のC₂の音は発生しないようにし
たので、ラツチ回路４６３ではラツチされないよ
うにしている。すなわち、前記第２表からも明か
なように、オクターブコードＢ１〜Ｂ３が「000」
の時は上鍵盤および下鍵盤においてC₃およびC₂
のそれぞれ１音しかない。そこで、これらの鍵盤
の最低の音C₃およびC₂をキヤンセルして、上鍵
盤の音域をC₃＃〜C₇、下鍵盤の音域をC₂＃〜C₆
とすることによつて、オクターブコードのビツト
Ｂ３を不要とし、Ｂ１，Ｂ２の２ビツトの内容に
よつて上鍵盤、下鍵盤、ペダル鍵盤、自動アルペ
ジヨ音の全てのオクターブを判別できるようにし
ている。尚、このビツトＢ３も使用して音域を広
げる場合には、ラツチ回路４６３のラツチ位置を
１個増せばよい。 上記ラツチ回路４６３のラツチ位置４６３−
１，４６３−２には、信号KC１′，KC２′がそれ
ぞれ直接供給されるもので、このラツチ回路４６
３は信号BO１′によつて、各チヤンネルの２番
目のタイミングでラツチ指令の与えられるもので
あるため、ここではオクターブコードＢ１，Ｂ２
がそれぞれラツチ記憶されるようになる。また、
ラツチ位置４６３−３には、信号KO３′を、１
ビツトの遅延回路４６５を介して供給するもの
で、信号BO１′に対応してチヤンネルの１番目
のタイミングの情報、すなわち自動ベース・コー
ド信号ABCをラツチ記憶するようになつている。
ラツチ位置４６３−４には信号KC４′が直接供給
されるもので、信号BO１に対応する各チヤンネ
ルの２番目のタイミングの第１のキーオン信号
KO１をラツチ記憶するようにされる。しかし、
第14チヤンネルに関しては、キーオン信号KO１
に代り、スローロツク信号SRをラツチ記憶する
ようになる。そして、ラツチ位置４６３−５に
は、KC４′が１ビツトの遅延回路４６６を介して
供給されるもので、各チヤンネルの１番目のタイ
ミングの信号である第２のキーオン信号KO２、
あるいは自動コード音用キーオン信号KO３をラ
ツチ記憶するようになる。 シフトレジスタ４５９の２番目のステージから
は、上記信号BO１′より１ビツト遅れた信号BO
２′が出力されるもので、この信号BO２′はラツ
チ回路４６４にストローブ指令として供給され
る。このラツチ回路４６４は４個のラツチ位置を
備え、信号KC１′，KC２′はオア回路４６７，４
６８をそれぞれ介して、またKC３′，KC４′は直
接に各ラツチ位置に入力される。上記信号KC
１′，KC２′はノア回路４６９に供給されるもの
で、このノア回路４６９には信号KC３′の供給さ
れるインバータ４７０からの出力信号をも供給
し、このノア回路４６９からの出力信号はオア回
路４６７，４６８に導く。すなわち、ノア回路４
６９は、信号KC１′〜KC３′が「001」である時
に出力信号「１」を発生し、オア回路４６７，４
６８に供給するもので、この状態は前記第１表か
らも明らかなように、ノートコードＮ４〜Ｎ１が
「1100」となるＣ音を検出する状態で、このＣ音
のコードの時にラツチ回路４６４で「1111」に変
換記憶するようになる。ここで、これまでのＣ音
のコードを「1100」としたのは、前述したように
基準データ「1111」との混同をさけるためであ
る。 ラツチ回路４６３，４６４にラツチされた情報
は、信号BO１′，BO２′によつて、各チヤンネ
ルの時分割処理時間帯（３ビツトタイム毎）に逐
次書き替えられる。したがつて、ラツチ回路４６
３，４６４からは各チヤンネルに割当てられた音
のノートコードＮ１〜Ｎ４、オクターブコードＢ
１，Ｂ２、キーオン信号KO１，KO２が時分割
的に（３ビツトタイム幅で）順次出力されてい
る。また、第14チヤンネルのための時間帯におい
ては、自動ベース・コード選択信号ABC、スロ
ーロツク選択信号SR、自動コード音用キーオン
信号KO３が、ラツチ回路４６３からそれぞれ同
時に出力される。また、ラツチ回路４６３から出
力される情報Ｂ１〜KO２，KO３のタイミング
と、ラツチ回路４６４から出力される情報Ｎ１〜
Ｎ４のタイミングを比較すると、第１６図のｆ，
ｇに示すようにラツチ回路４６４が１ビツトタイ
ム遅れている。第１６図ｆ，ｇはラツチ回路４６
３，４６４から出力される情報Ｂ１〜KO２，
KO３、Ｎ１〜Ｎ４のタイミングを示し、数字は
チヤンネルを示している。 ラツチ回路４６３〜４６４からの出力情報は、
それぞれ遅延回路４７１および４７２によつて１
ビツトタイム遅延され（第１６図のｆ，ｇで破線
で示す）オクターブコードＢ１，Ｂ２はデコーダ
４７３に加わり、各オクターブ毎のデータOS１，
OS２，OS３，OS０にデコードされる。このデ
コード４７３の入出力の関係を第３表に示す。

【表】 各鍵盤において、オクターブセレクトデータ
OS１〜OS０がいかなる音域を示すかは、第２表
と第３表を参照すれば明かである。 また、遅延回路群４７２で遅延された後の上位
３ビツトのノートコードＮ１，Ｎ２，Ｎ３はデコ
ーダ４７４に加わり、６種類のノートセレクトデ
ータｎ１〜ｎ６に変換されるもので、その入出力
関係は第４表に示すようにする。

【表】 第４表から明かなようにノートセレクトデータ
ｎ１〜ｎ６はそれぞれ２個の音名に対応し、その
２個のうちどちらに対応するかは、同時に与えら
れる４ビツト目の情報Ｎ４によつて判別される。 このようにして得られるノートセレクトデータ
ｎ１〜ｎ６，Ｎ４は、第１４図に示す各チヤンネ
ルのトーンジエネレータ３８２〜３９７に対応す
るノートセレクトデータ用のラツチ回路４３０〜
４４５に並列的に加わる。また、オクターブセレ
クトデータOS１〜OS０は、同じくラツチ回路４
１４〜４２９に並列的に加わる。尚、第１５図の
データパス４７８，４７９は、第１４図のデータ
バス４７８，４７９と同一である。オクターブセ
レクトデータと同じタイミングでデータバス４７
９に出力されるキーオン信号KO１や制御情報類
ABC等は、これらの使用される鍵盤が限られる
ので、全てのトーンジエネレータ３８２〜３９７
に供給されるとは限らない。 すなわち、ライン４７６に導出される第１のキ
ーオン信号KO１は、ペダル鍵盤のチヤンネルで
使用され、また、ライン４７５〜４７７に同時に
導出される自動ベース・コード選択信号ABC、
スローロツク選択信号SR、自動コード音用キー
オン信号KO３は、自動コード音の振幅エンベロ
ープコントロールのために使用されるもので、こ
のため第１４図において自動コード音用エンベロ
ープコントロール部４８０が設けられ、上記信号
ABC，SR，KO３をラツチ回路４８１に並列的
にラツチして供給するようにしている。 第１５図の遅延回路４７１から出力される第１
のキーオン信号KO１はアンド回路４８２に供給
すると共にインバータ４８３で反転してアンド回
路４８４に供給する。アンド回路４８４にはラツ
チ回路４６０で記憶されたダンパ信号DUがゲー
ト信号として供給されるもので、このアンド回路
４８４から「１・DU」で「１」の出力信号
が得られる。すなわち、ダンプモードで「DU＝
１」の時には、鍵が離されKO１が「０」となつ
た時にアンド回路４８４から出力信号が立ち上
り、離鍵によつて減衰状態となる音を、急速に終
了させる指示をする。 また、遅延回路群４７１からの第２のキーオン
信号KO２は、アンド回路４８５に供給されるも
ので、このアンド回路４８５はラツチ回路４６１
からのエンベロープコントロール信号ECがゲー
ト信号として供給される。この信号ECは、イン
バータ４８６で反転して上記アンド回路４８２に
ゲート信号として供給され、アンド回路４８２お
よび４８５からの出力信号はオア回路４８７に供
給する。したがつて、オア回路４８７からは
「KO１・＋KO２・EC」で出力信号「１」が
得られ、この信号は上鍵盤音または下鍵盤音の押
鍵時間を表す上鍵盤または下鍵盤キーオン信号と
して利用される。 第１５図のシフトレジスタ４５７の第３ステー
ジ目から出力される第１６図ｂに示すパルスSP
２は、ライン４９０を経て第１４図のシフトレジ
スタ３９８に加わり、ラツチ回路４１４にストロ
ーブ指令として供給される。以後順次配置される
シフトレジスタ３９９〜４１３によつて得られる
第１６図ｂに示すパルスを各対応するラツチ回路
にストローブ指令として与える。 そして、各トーンジエネレータ３８２〜３９７
は、それぞれ対応するラツチ回路４３０〜４４５
に記憶されているノートセレクトデータｎ１〜ｎ
６，Ｎ４によつて指示される音高の楽音信号を発
生し、この楽音信号はそれぞれ対応するラツチ回
路４１４〜４２９に記憶されているオクターブセ
レクタデータOS１〜OS０によつて指示されるオ
クターブ音域で発生されるように制御される。 すなわち、以上のように構成される電子楽器に
あつては、その鍵盤部での演奏操作の状態が鍵の
操作変換時を区切りにして、各その区切り範囲毎
に時分割状態で操作鍵キー情報類が得られ、その
各キー情報類がその区切り範囲の時間情報と共に
記憶されるようになる。また、上記キー情報類
も、上鍵盤、下鍵盤、ペダル鍵盤等の鍵盤に応じ
て専用チヤンネルを指定して時分割情報とされる
ものである。したがつて、連続する鍵操作状態を
効果的にコード情報化して記憶させ、その記憶情
報にもとづき自動演奏音として再生できるもので
あるばかりか、この自動演奏再生時において、再
生される鍵盤（メロデイ音演奏パート、和音伴奏
音演奏パート、ベース音演奏パートにそれぞれ対
応）をチヤンネル指定によつて選定できるもので
あり、このためいわゆるマイナスワン方式による
演奏練習ができるようになり、この電子楽器によ
る演奏練習時の使用態様が著しく拡大され、全く
新しい機能の電子楽器が実現できるものである。 尚、実施例では演奏操作に伴うキー情報類は、
各チヤンネル毎にさらに３グループに時分割設定
し、４ビツトの情報として伝送使用するようにし
て示したが、記憶のためには特にこのように多重
化する必要はなく、チヤンネルプロセツサから実
施例の場合１チヤンネル12ビツトの情報を並列的
に出力するようにしてもよいことはもちろんであ
る。 またチヤンネルプロセツサ９からの信号KC１
〜KC４によるキー情報類には、各種制御情報類
（DU，EC，SR，ABC等）も含ませて時分割出
力するようにしたが、これら制御情報類は、キー
ココーダ８、チヤンネルプロセツサ９を介して伝
送することなく、直接楽音発生装置１２に供給す
るようにしてもよい。また、各種制御情報類もキ
ーコード等のキー情報類Ｎ１〜Ｂ３，KO１，
KO２，KO３と共にキーデータ用メモリ３３１
に書き込み記憶するようにしたが、これは上記の
ようなキー情報類と分離して他のメモリを設置し
て記憶させ、キーデータ用メモリ３３１にはキー
情報類のみを記憶させるようにしてもよい。 さらに、実施例ではメモリ回路１０において、
再生時（プレイ時）の再生速度を、タイマカウン
タ３６０を自動アルペジヨ信号ARPによつて計
数し、記録時（レコード時）の演奏速度を再生時
においてもそのまま再現できるようにした。しか
し、特にタイマカウンタ３６０に対する計数クロ
ツク信号として、信号ARPに代えて他のクロツ
ク信号を用い、このクロツク信号の周波数を手動
調整等によつて適宜変化させるようにすれば、特
に再生時の演奏速度を変化させ、自動演奏の時の
演奏テンポを可変調節することができる。また、
上記タイマカウンタ３６０を計数するクロツク信
号の周波数を、自動リズム演奏装置を駆動制御す
るテンポクロツク信号に対応させるようにすれ
ば、自動演奏と自動リズム演奏の同期を効果的に
とることができる。 その他、チヤンネルプロセツサ９から出力され
る情報KC１〜KC４に対して、例えば自動リズム
演奏装置のリズム選択信号や、リズムテンポを指
定する情報類、さらに各種変調効果（トレモロ、
ビブラート等）を指定する情報等も含ませること
が可能であり、これら情報類もキーデータ用メモ
リ３３１に記憶させるようにしてもよいことはも
ちろんである。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る自動演奏装
置を搭載した電子楽器を概略的に示す構成図、第
２図は上記実施例のチヤンネルプロセツサ部を示
す図、第３図は上記チヤンネルプロセツサの動作
を説明するタイムチヤート、第４図乃至第７図
は、それぞれ上記チヤンネルプロセツサを構成す
るタイミング信号発生回路、キーコード記憶回
路、割当て制御部、トランケート回路等にそれぞ
れ関連する部分を詳細にして示す図、第８図は第
５図に関連するデータ多重回路の動作を説明する
タイミングチヤート、第９図は多重化された情報
の状態を示す図、第１０図は上記実施例のメモリ
回路部を詳細に示す図、第１１図は上記メモリ回
路に対する制御指令信号の発生部を示す図、第１
２図は上記メモリ回路部における記憶書き込み
（レコード）時の動作を説明するタイミングチヤ
ート、第１３図は同じく再生（プレイ）時の動作
を説明するタイミングチヤート、第１４図は楽音
発生装置を説明する図、第１５図は上記装置の多
重データ分析回路部を示す図、第１６図は上記多
重データ分析の動作を説明するタイミングチヤー
トである。 符号の説明、７……鍵盤部、８……キーコー
ダ、９……チヤンネルプロセツサ、１０……メモ
リ回路、１１……制御指令部、１２……楽音発生
装置、３１８……メモリ、３３１……キーデータ
用メモリ、３４６……比較回路、３５４……タイ
マ用メモリ、３６０……タイマカウンタ、３５１
……タイマレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ メロデイ音パート、伴奏音パートなどの複数
   の演奏パートを演奏可能な演奏操作手段と、 自動演奏用メモリ手段と、 自動演奏の記録モード又は再生モードを選択的
   に指令するモード指令手段と、 前記モード指令手段が自動演奏の記録モードを
   指令しているとき、前記演奏操作手段における演
   奏操作に同期して、同演奏操作を表す前記複数の
   演奏パートに関する演奏情報を、同演奏操作のタ
   イミングを表す時間情報とともに、前記自動演奏
   用メモリ手段に前記各演奏パート別に書き込む書
   き込み手段と、 前記複数の演奏パートに関して前記自動演奏用
   メモリ手段に記憶されている演奏情報を再生する
   か否かを各演奏パート毎に選択指示する選択指示
   手段と、 前記モード指令手段が自動演奏の再生モードを
   指令しているとき、前記選択指示手段により制御
   され前記自動演奏用メモリ手段に記憶されている
   演奏情報の中から前記選択指示手段により自動演
   奏することが指示されている演奏パートに関する
   演奏情報のみを、前記自動演奏用メモリ手段に記
   憶されている時間情報に基づいて時間経過にした
   がつて順次読み出し出力する読み出し出力手段と
   を備えたことを特徴とする自動演奏装置。