JP2586450B2

JP2586450B2 - 波形記憶再生装置

Info

Publication number: JP2586450B2
Application number: JP61066799A
Authority: JP
Inventors: 哲二市来
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1986-03-25
Filing date: 1986-03-25
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: US4785703A; JPS62223796A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、任意の複数音を入力して各々の波形デー
タを波形メモリに記憶するようにした波形記憶再生装置
に関するものである。

［発明の概要］この発明は、順次の入力音の波形を表わす第１及び第
２の波形データを波形メモリに順次に書込む際に第１の
波形データの書込終端位置に基づいて第２の波形データ
の書込開始位置を決定することにより波形メモリを無駄
なく使えるようにしたものである。

〔従来の技術〕

従来、オートリズム装置としては、マイクロホン等を
介して入力した音信号の波形をRAM（ランダム・アクセ
ス・メモリ）に記憶し、このRAMからリズム・パターン
に従って入力音波形を読出すことによりリズム音を発生
させるようにしたものが知られている（例えば実開昭60
−145497号公報参照）。

〔発明が解決しようとする問題点〕

上記した従来装置によると、RAMには１音分の波形し
か記憶できないので、リズム演奏が単調であった。

そこで、変化に富んだリズム演奏を可能にするため、
複数の入力音波形を記憶することが考えられる。具体的
には、複数のRAMを設けるか又は１つのRAMのアドレスを
分割して各々独立に書込可能な複数の記憶領域を定め、
各RAM又は各記憶領域毎に異なる入力音波形を記憶させ
るようにすればよい。

しかしながら、このようにすると、各RAM又は各記憶
領域としては、予想される入力音波形のうちで最もデー
タ量の多い波形を記憶可能な容量にする必要があり、波
形記憶部全体のメモリ容量が大きくなると共にデータ量
の少ない波形については記憶スペースの相当部分が不使
用となる欠点がある。

〔問題点を解決するための手段〕

この発明の目的は、記憶スペースを有効に利用するこ
とができる新規な波形記憶再生装置を提供することにあ
る。

この発明による波形記憶再生装置は、音信号を入力するための入力手段（第１図30〜36）
と、読み書き可能な波形記憶手段（第１図10）と、前記入力手段から音信号が入力されるたびに該音信号
の波形を表わす波形データを作成して送出するデータ作
成手段（第１図54）と、前記入力手段から音信号が入力されるたびに該音信号
のレベル増大を検知して入力開始信号を発生すると共に
該音信号の入力終了時に入力終了信号を発生する信号発
生手段（第１図40）と、この信号発生手段からの入力開始信号に基づいて前記
データ作成手段からの波形データを前記波形記憶手段に
書込み開始すると共に前記信号発生手段からの入力終了
信号に基づいて該波形データの書込みを終了する書込手
段であって、各波形データ毎に前記信号発生手段からの
入力開始信号及び入力終了信号にそれぞれ基づいて書込
開始アドレス及び書込終了アドレスを定めると共に２番
目以降の各波形データについては該波形データの直前の
波形データの書込終了アドレスをも考慮して書込開始ア
ドレスを定めるようにして順次に波形データの書込みを
行なうもの（第１図14,16A,42〜46,48〜52,56〜60）
と、前記書込手段で書込まれる各波形データ毎に書込開始
アドレス及び書込終了アドレスを記憶するアドレス記憶
手段（第１図28A〜28C,66）と、前記波形記憶手段に記憶された音信号のうち再生すべ
き音信号を指定する指定手段（第１図70）と、この指定手段で指定された音信号に関して前記アドレ
ス記憶手段中の書込開始アドレス及び書込終了アドレス
を参照して該音信号に対応した波形データを前記波形記
憶手段から読出すことにより該音信号を再生する再生手
段（第１図14,16B,28A,46,76〜80）とを備えたものである。

［作用］この発明の構成によれば、入力音信号のレベル増大を
検知して入力開始信号を発生すると共に入力終了時に入
力終了信号を発生し、入力開始信号及び入力終了信号に
それぞれ基づいて書込開始アドレス及び書込終了アドレ
スを定めるようにしたので、波形記憶手段では、各波形
データ毎にその書込開始時及び書込終了時の無音状態に
対応する不使用領域を減らすことができる。また、２番
目以降の各波形データについては、その直前の波形デー
タの書込終了アドレスをも考慮して書込開始アドレスを
定めるようにしたので、順次の波形データをつめて記憶
することができ、不使用領域を減らすことができる。

〔実施例〕

第１図は、この発明の一実施例によるオートリズム装
置の回路構成を示すものであり、このオートリズム装置
は、時分割的な12個の発音チャンネルを有するリズム音
源部RTGをそなえている。すなわち、リズム音源部RTG内
には、12音分の波形データを書込可能なRAMからなる第
１の波形メモリ10と、12音分の波形データが予めファク
トリセットされたROM（リード・オンリイ・メモリ）か
らなる第２の波形メモリ12とが設けられ、選択されたリ
ズムパターンに従っていずれかの波形メモリ（10又は1
2）から時分割的に波形データを読出すことによりオー
トリズム演奏が行なわれるものである。なお、特許請求
の範囲でいう「読み書き可能な波形記憶手段」は、第１
の波形メモリ10に対応する。

第１の波形メモリ10への波形データ書込み（第１図）第１図の回路において、第１の波形メモリ10に波形デ
ータを書込むにあたっては、書込／読出制御スイッチ14
をオンする。すると、書込／読出制御信号W/が“1"と
なり、第１の波形メモリ10及び下位アドレスデータ発生
回路16が書込モードとなる。また、ゲート回路18が導通
するのでチャンネル表示器20にチャンネルナンバデータ
CHに応じてチャンネルナンバが表示されると共に、ゲー
ト回路22が導通するのでアドレス表示器24に書込用の下
位アドレスデータWADに応じて下位アドレスが表示され
るようになる。

波形データ書込みの際は、RAM/ROM切換スイッチ26を
予めオン状態にする。こうすると、メモリ選択信号RA/
▲▼が“1"となり、スタート・エンドアドレスデー
タ発生回路28内のRAMからなるスタートアドレスメモリ2
8Bが利用可能となる。

入力端子30には、マイクロホン32又はテープレコーダ
等の外部機器34を接続することにより任意の音信号（例
えば打楽器音、人や動物の声等の信号）を入力可能であ
る。いま、所望の音信号を入力したものとすると、この
入力音信号は、入力アンプ36及び抵抗R₁を介してスピー
カ38に供給されて発音される一方、入力アンプ36を介し
てレベル検出回路40に供給される。

レベル検出回路40は、入力信号の立上り開始にほぼ同
期してＲ−Ｓフリップフロップ42をセットする。このた
め、フリップフロップ42の出力Ｑは“1"となり、これに
応じて立上り微分回路44からスタートアドレス用の書込
命令パルスWI_Sが送出され、スタート・エンドアドレス
データ発生回路28に供給される。

スタート・エンドアドレスデータ発生回路28では、書
込／読出制御信号W/が“1"になると12進カウンタから
なるチャンネルカウンタ28Aがリセットされる。このチ
ャンネルカウンタからは、チャンネルナンバ０を表わす
チャンネルナンバデータCHが送出され、これに応じてチ
ャンネル表示器20はチャンネルナンバ０を表示する。ま
た、回路28では、スタートアドレスメモリ28Bのチャン
ネルナンバ０に対応した記憶領域に１音目のスタートア
ドレス０を示すスタートアドレスデータが書込命令パル
スWI_Sに応じて書込まれる。そして、このスタートアド
レスデータは、書込後直ちに読出され、上位アドレスデ
ータUADとして加算器46に供給される。

ところで、上記のようにフリップフロップ42の出力Ｑ
が“1"になると、ORゲート48の出力が“1"になり、この
出力がANDゲート50に供給される。また、ANDゲート50に
はインバータ52を介して書込命令パルスWI_Sも供給され
る。このため、ANDゲート50の出力は、フリップフロッ
プ42の出力Ｑが“1"になった後書込命令パルスWI_Sのパ
ルス幅に相当する期間だけ遅れて“1"となり、この出力
は書込イネーブル信号WENとして下位アドレスデータ発
生回路16に供給される。

下位アドレスデータ発生回路16には、書込用アドレス
カウンタ16Aが設けられており、このカウンタは、書込
イネーブル信号WENが“1"になると、クロック信号φを
計数して書込用の下位アドレスデータWADを送出し、こ
れに応じてアドレス表示器24が下位アドレスを表示す
る。また、下位アドレスデータWADは、加算器46に供給
され、前述した上位アドレスデータUADと加算される。
そして、加算器46からの加算出力は、アドレスデータAD
として第１の波形メモリ10に供給される。

アナログ／デイジタル（A/D）変換回路54は、入力ア
ンプ36からの入力音信号を各サンプル点毎にA/D変換し
て各サンプル点毎に振幅を表わすデジタル形式の波形デ
ータTWDを第１の波形メモリ10に供給する。

第１の波形メモリ10では、前述のアドレスデータADに
応じてチャンネルナンバ０に対応した記憶領域M₁が指定
され、この記憶領域M₁に最初の１音分の波形データTWD
が書込まれる。この場合、記憶領域M₁のスタートアドレ
スS₁は、前述したように０である。また、エンドアドレ
スE₁は、次に述べるようにして定められる。

すなわち、最初の１音の減衰終了にほぼ同期してレベ
ル検出回路40がフリップフロップ42をリセットすると、
フリップフロップ42の出力Ｑは“0"、出力は“1"とな
る。遅延回路56は、クロック信号φの数周期分だけフリ
ップフロップ42の出力Ｑを遅延させるために設けられた
もので、フリップフロップ42の出力Ｑが“0"になると、
遅延回路56の出力は該数周期分遅れて“0"となり、これ
に応じて書込イネーブル信号WENも“0"となる。このた
め、下位アドレスデータ発生回路16では、書込用アドレ
スカウンタ16Aがクロック信号φの計数を停止し、この
ときまでのカウント値がエンドアドレスE₁となる。この
ように、１音目の減衰終了から若干遅れてエンドアドレ
スを定めるようにすると、１音目の記憶領域M₁に若干の
余裕をもたせることができる。なお、エンドアドレスE₁
はアドレス表示器24を見て確認することができる。

立下り微分回路58は、遅延回路56の出力が“1"から
“0"に変化するのに同期してエンドアドレス用の書込命
令パルスWI_Eを発生し、スタート・エンドアドレスデー
タ発生回路28に供給する。この回路28では、RAMからな
るエンドアドレスメモリ28Cのチャンネルナンバ０に対
応した記憶領域にエンドアドレスE₁を示すエンドアドレ
スデータが書込命令パルスWI_Eに応じて書込まれる。こ
の書込まれたエンドアドレスデータは、第１の波形メモ
リ10からの波形データ読出しを停止制御するのに用いら
れるものである。

上記のようにして最初の１音分の波形データの書込処
理が終った後は、カウンタリセットスイッチ60をオンす
る。すると、カウンタリセット信号ACRが“1"となり、
これに応じて下位アドレスデータ発生回路16内の書込用
アドレスカウンタ16Aがカウント値０にリセットされ
る。また、フリッフフロップ42の出力＝“1"を受取っ
ているANDゲート62は、カウンタリセット信号ACR＝“1"
に応じて出力が“1"となり、これに応じて発光ダイオー
ド64が点灯する。この発光ダイオード64の点灯により２
音目の波形データの書込みが可能である旨表示される。

この後、ステップスイッチ66を１回オンしてステップ
信号SSを発生させると、回路28内のチャンネルカウンタ
28Aのカウント値が１アップする。すなわち、このチャ
ンネルカウンタからは、チャンネルナンバ１を表わすチ
ャンネルナンバデータCHが発生され、これに応じてチャ
ンネル表示器20がチャンネルナンバ１を表示する。

次に、入力端子30を介して２番目の音信号を入力した
ものとすると、上記したと同様にして書込命令パルスWI
_Sが発生され、これに応じて回路28ではスタートアドレ
スメモリ28Bのチャンネルナンバ１に対応した記憶領域
に２音目のスタートアドレスデータが書込まれる。この
２音目のスタートアドレスデータは、１音目のエンドア
ドレスE₁に１を加えたスタートアドレスS₂を表わす。そ
して、２音目のスタートアドレスデータは、上位アドレ
スデータUADとして加算器46に供給される。

ANDゲート50は、上記したと同様にして書込イネーブ
ル信号WENを発生し、これに応じて回路16内の書込用ア
ドレスカウンタ16Aは書込用の下位アドレスデータWADを
加算器46に供給する。従って、上記したと同様にして加
算器46からのアドレスデータADに応じて第１の波形メモ
リ10のチャンネルナンバ１に対応した記憶領域M₂に２音
目の波形データTWDが書込まれる。

２番目の入力音の減衰終了から若干遅れてANDゲート5
0の出力が“1"から“0"になると、上記したと同様にし
て回路16内の書込用アドレスカウンタ16Aが計数を停止
し、このときまでのカウント値が２音目のエンドアドレ
スE₂となる。また、立下り微分回路58が書込命令パルス
WI_Eを発生し、これに応じて回路28ではエンドアドレス
メモリ28Cのチャンネルナンバ１に対応した記憶領域に
エンドアドレスE₂を示すエンドアドレスデータが書込ま
れる。

この後は、上記したと同様にしてカウンタリセットス
イッチ60をオンしてからステップスイッチ66によりチャ
ンネルナンバを１アップしては所望の音信号を入力する
処理をくりかえすことにより第１の波形メモリ10には最
大で12音分の波形データを書込むことができ、それによ
って12個の発音チャンネルに対する12個のリズム音源の
割当てが可能となる。このような順次書込方式による
と、第１の波形メモリ10における12音分の記憶領域M₁〜
M₁₂のアドレス数はそれぞれ対応する入力音の波形デー
タ量に応じて決まり、異なる音を入力する限り一定とな
らない。

なお、第１の波形メモリ10に書込んだ波形データを消
去したいときは、消去スイッチ65をオンする。すると、
消去スイッチ65につながれたインバータ67の出力からな
る消去命令信号▲▼が“0"となり、第１の波形メモ
リ10の波形データが消去されると共に、スタートアドレ
スメモリ28B及びエンドアドレスメモリ28Cのアドレスデ
ータが消去される。

記憶データに基づくオートリズム演奏（第１図）オートリズム演奏にあたっては、第１の波形メモリ10
又は第２の波形メモリ12のいずれかの記憶データを利用
する。

まず、第１の波形メモリ10の記憶データを利用する場
合について説明する。この場合、書込／読出制御スイッ
チ14をオフ状態とすると、書込／読出制御信号W/が
“0"となり、第１の波形メモリ10及び下位アドレスデー
タ発生回路16が読出モードとなる。また、ゲート回路18
及び22が非導通となるので、チャンネル表示器20及びア
ドレス表示器24のいずれにおいても表示が行なわれな
い。

スタート・エンドアドレスデータ発生回路28では、読
込／読出制御信号W/が“0"になると、チャンネルカウ
ンタ28Aがクロック信号φを計数してチャンネルナンバ
データCHを発生する。チャンネルカウンタ28Aは12進カ
ウンタで構成されているので、チャンネルナンバデータ
CHとしては、０〜11のチャンネルナンバを表わすデータ
が順次に且つ反復的に送出される。

第１の波形メモリ10を利用する際は、RAM/ROM切換ス
イッチ26を予めオン状態にしておくので、回路28内で
は、各々RAMからなるスタートアドレスメモリ28B及びエ
ンドアドレスメモリ28Cが利用可能である。すなわち、
スタートアドレスメモリ28Bからは、チャンネルナンバ
データCHに応じて12チャンネル（12音）分のスタートア
ドレスデータが順次に読出され、各スタートアドレスデ
ータは上位アドレスデータUADとして加算器46に供給さ
れる。また、エンドアドレスメモリ28Cからは、チャン
ネルナンバデータCHに応じて12チャンネル分のエンドア
ドレスデータが順次に読出され、各エンドアドレスデー
タEADは比較器68に比較入力Ｂとして供給される。

リズムパターンパルス発生回路70は、マーチ、ワル
ツ、スウィング…のような多数のリズム種類にそれぞれ
対応した多数のリズムパターンがファクトリセットされ
たリズムパターンメモリ等を含むもので、リズムパター
ンメモリからどのリズムパターンを読出すかはリズムセ
レクタ72からのリズム選択データSELによって指定され
るようになっている。

各リズム種類に対応するリズムパターンは、一例とし
てテンポクロックパルスのカウント値０〜95にそれぞれ
対応した１小節分のパターンデータによって構成される
もので、各カウンタ値に対応するパターンデータは該カ
ウント値に対応する発音タイミングで12個の発音チャン
ネルのうちどのチャンネルを発音すべきか表わすように
なっている。

リズムスタート／ストップスイッチ74をオンすると、
スタート／ストップ制御信号ST/▲▼が“1"とな
り、これに応じてリズムパターンパルス発生回路70が、
選択されたリズム種類に対応するリズムパターンに従っ
てリズムパターンパルスRPを時分割的に送出する。すな
わち、各リズムパターンパルスは、チャンネルナンバデ
ータCHに基づいて12個のタイムスロットのうち発音すべ
きチャンネルに対応するタイムスロットに割当てられた
形で下位アドレスデータ発生回路16に供給され、該チャ
ンネルに対する発音命令信号として利用される。

下位アドレスデータ発生回路16には、クロック信号φ
を時分割的に計数可能な読出用アドレスカウンタ16Bが
設けられており、このカウンタは、リズムパターンパル
スにより発音すべく指示されたチャンネルのタイミング
でクロック信号φを計数し、その計数出力を読出用の下
位アドレスデータRADとして加算器46に供給する。下位
アドレスデータRADは、比較入力Ａとして比較器68にも
供給される。

加算器46は、下位アドレスデータUADとしてのスター
トアドレスデータと読出用の下位アドレスデータRADと
を加算し、その加算出力をアドレスデータADとして第１
の波形メモリ10に供給する。この結果、第１の波形メモ
リ10からは、アドレスデータADに応じて波形データが時
分割的に読出されることになる。例えば、ある発音タイ
ミングに関してチャンネルナンバ０及び２のチャンネル
での発音を指示すべくリズムパターンパルスPRが、発生
された場合には、第１の波形メモリ10からは、記憶領域
M₁及びM₃の波形データが時分割的に読出される。そし
て、各記憶領域毎に波形データの読出しが終ると、比較
器68が比較入力Ａ及びＢの一致に応じて一致信号EQを発
生し、これに応じて読出用アドレスカウンタ16Bの一致
に係るチャンネルに対応したカウント値が０にリセット
される。

セレクタ76は、メモリ選択信号RA/▲▼が“1"で
あるので、入力Ａを選択する状態にある。このため、第
１の波形メモリ10から読出された波形データはセレクタ
76を介してアキュムレータ78に供給される。

アキュムレータ78は、チャンネルナンバデータCHに基
づいて複数チャンネル分の読出データを累算して混合波
形を表わす波形データを出力するもので、その出力デー
タはデイジタル／アナログ（D/A）変換回路80によりア
ナログ信号に変換される。そして、D/A変換回路80から
のアナログ信号は、出力アンプ82及び抵抗R₂を介してス
ピーカ38に供給され、音響に変換される。

上記のようにして、選択されたリズムパターンに従っ
て第１の波形メモリ10から時分割的に波形データを読出
すことによりオートリズム演奏が行なわれる。この場
合、第１の波形メモリ10の波形データを書換えることに
より任意のリズム音源群を設定可能であるため、変化に
富んだリズム演奏を楽しむことができる。

なお、オートリズム演奏を停止させたいときは、リズ
ムスタート／ストップスイッチ74をオフすればよい。

次に、第２の波形メモリ12の記憶データを利用する場
合について説明する。この場合、書込／読出制御スイッ
チ14をオフ状態とすることは前述の第１の波形メモリ利
用の場合と同様であるが、RAM/ROM切換スイッチ26はオ
フ状態にする。すると、メモリ選択信号RA/▲▼が
“0"となり、これに応じて回路28内の各々ROMからなる
スタートアドレスメモリ28D及びエンドアドレスメモリ2
8Eが利用可能となる。また、メモリ選択信号RA/▲
▼＝“0"に応じてセレクタ76が第２の波形メモリ12の読
出データからなる入力Ｂを選択する状態となる。

この後、リズムスタート／ストップスイッチ74をオン
すると、メモリ10、28及び28Cの代りにメモリ12、28D及
び28Eを用いる点を除いて上記したと同様の時分割読出
動作によりオートリズム演奏が行なわれる。

下位アドレスデータ発生回路（第２図）第２図は、下位アドレスデータ発生回路16の一構成例
を示すものである。

書込モード時において、ANDゲート90は、書込イネー
ブル信号WEN＝“1"に応じて導通し、クロック信号φを
書込用アドレスカウンタ16Aに供給する。カウンタ16A
は、クロック信号φを計数し、その計数出力からなる書
込用下位アドレスデータWADをセレクタ92に入力Ａとし
て供給する一方、第１図に示したようにスタート・エン
ドアドレスデータ発生回路28及びゲート回路22に供給す
る。

セレクタ92は、書込／読出制御信号W/が“1"である
書込モード時において入力Ａを選択する。このため、カ
ウンタ16Aからの書込用下位アドレスデータWADは、セレ
クタ92を介して第１図の加算器46に供給される。

入力音の減衰終了後、書込イネーブル信号WENが“0"
となると、ANDゲート90が非導通になり、これに応じて
カウンタ16Aが計数停止となる。

なお、カウンタ16Aは、カウントリセット信号ACRに応
じてリセットされる。

読出モード時においては、時分割ラッチ回路97及び読
出用アドレスカウンタ16Bが利用可能である。リズムパ
ターンパルスRPは、クロック信号φで調時される12ステ
ージ/1ビットのシフトレジスタ（S/R）96に入力され
る。シフトレジスタ96から送出されたリズムパターンパ
ルスは、ORゲート98を介して12ステージ/1ビットのシフ
トレジスタ（S/R）100に入力され、クロック信号φに応
じてシフトされる。そして、シフトレジスタ100から送
出されたリズムパターンパルスは、ANDゲート102及びOR
ゲート98を介して再びシフトレジスタ100に入力され、
以後この閉ループで循環的に記憶される。

シフトレジスタ100から送出されたリズムパターンパ
ルスはゲート回路104にも供給される。ゲート回路104
は、加算器106から12ステージ/mビット（ｍはカウンタ1
6Aのビット数に対応）のシフトレジスタ（S/R）108に至
るデータ路に設けられたもので、加算器106は、シフト
レジスタ108の出力データの最下位ビットに“1"を加え
て送出し、シフトレジスタ108は、クロック信号φに応
じてシフト動作を行なうようになっている。従って、ゲ
ート回路104、加算器106及びシフトレジスタ108は、シ
フトレジスタ96及び100と同期して動作するような時分
割カウンタを構成している。

この時分割カウンタは、シフトレジスタ100が例えば
第０チャンネルのタイミング毎にリズムパターンパルス
を送出すると、第０チャンネルに対応するタイミング毎
にカウント値が１アップする。このことは、第１〜第11
チャンネルのタイミングについても同様である。カウン
タ16Bでは、このようにして12チャンネル分の時分割計
数が可能である。

カウンタ16Bの計数出力は、読出用下位アドレスデー
タRADとして送出され、セレクタ92に入力Ｂとして供給
される。セレクタ92は、読出モード時に書込／読出制御
信号W/＝“0"に応じて入力Ｂを選択する状態にあるの
で、読出用下位アドレスデータRADは、セレクタ92を介
して第１図の加算器46及び比較器68に供給される。

１音分の波形データの読出終了後に比較器68から一致
信号EQが発生されると、この一致信号は、ORゲート110
を介してインバータ112に供給される。このため、イン
バータ112の出力“0"に応じてANDゲート102が非導通と
なり、循環記憶されていたリズムパターンパルスは消去
される。従って、ゲート回路104は、一致に係るチャン
ネルのタイミングで非導通となり、該チャンネルに対応
したカウント値は０にリセットされる。

一致信号EQが発生される前に、循環記憶されているリ
ズムパターンパルスとチャンネル同一のリズムパターン
パルスRPが到来したときは、このリズムパターンパルス
がORゲート110及びインバータ112を介してANDゲート102
を非導通にするので、一致信号EQの場合と同様にしてカ
ウンタ16Bのカウント値がリセットされる。また、この
ときのリズムパターンパルスは、シフトレジスタ96及び
ORゲート98を介してシフトレジスタ100に入力され、前
述したと同様に循環記憶される。このため、カウンタ16
Bは、リセットされたチャンネルに関して再び計数動作
を開始する。この結果、１音分の波形データの読出しの
途中で同一音についてリズムパターンパルスが発生され
た場合には、該波形データを先頭アドレスに戻って読出
すことが可能となる。

スタート・エンドアドレスデータ発生回路（第３図）第３図は、スタート／エンドアドレスデータ発生回路
28の一構成例を示すものである。

書込モード時において、セレクタ110は、書込／読出
制御信号W/＝“1"に応じて第１図のステップスイッチ
66からのステップ信号SSを選択してチャンネルカウンタ
28Bに供給する状態にある。

チャンネルカウンタ28Bは、書込／読出制御信号W/
が“1"になると、この信号を入力とする立上り微分回路
112の出力に応じてリセットされる。このときのカウン
タ値（チャンネルナンバ）０を表わすチャンネルナンバ
データCHは、第１図のゲート回路18に供給される一方、
比較器114に入力Ａとして供給される。比較器114の入力
Ｂとしては、データ源116から数値１を表わすデータが
供給されている。

比較器114は、入力Ａ及びＢを比較してＡ≧Ｂのとき
出力“1"を発生するものであるが、上記のようにカウン
タ28Aのカウント値が０であるときは出力が“0"であ
る。このため、セレクタ118は、データ源120から数値０
を示すデータ（全ビット“0"のデータ）を選択してスタ
ートアドレスメモリ28Bに供給する。このとき、メモリ2
8Bでは、チャンネルナンバデータCHに応じてチャンネル
ナンバ０に対応した記憶領域が指定されている。

最初の入力音に応答して書込命令パルスWI_Sが発生さ
れると、このパルスに応じてメモリ28Bのチャンネルナ
ンバ０に対応した記憶領域には０を示すスタートアドレ
スデータが書込まれる。このスタートアドレスデータ
は、書込命令パルスWI_Sがなくなると、メモリ28Bから読
出され、セレクタ122に入力Ａとして供給される。

書込モード時において、セレクタ122は、メモリ選択
信号RA/▲▼＝“1"に応じて入力Ａを選択する状態
にあるので、メモリ28Bから読出されたスタートアドレ
スデータはセレクタ122を介して上位アドレスデータUAD
として第１図の加算器46に供給される。

最初の入力音の減衰が終了して第２図のカウンタ16A
が計数を停止すると、このときまでのカウント値を表わ
す書込用下位アドレスデータWADがエンドアドレスメモ
リ28Cに供給される。このとき、メモリ28Cでは、チャン
ネルナンバデータCHに応じてチャンネルナンバ０に対応
した記憶領域が指定されている。カウンタ16Aの計数停
止に同期して書込命令パルスWI_Eが発生されると、この
パルスに応じてメモリ28Cのチャンネルナンバ０に対応
した記憶領域にはカウンタ16Aの停止時のカウント値を
表わす下位アドレスデータWADがエンドアドレスデータ
として書込まれる。また、メモリ28Cに書込まれたのと
同じ下位アドレスデータWAD（エンドアドレスデータ）
が書込命令パルスWI_Eに応じてラッチ回路124にラッチさ
れる。

この後、ステップ信号SSが発生されると、カウンタ28
Aのカウント値が１となり、これに応じてメモリ28B及び
28Cではチャンネルナンバ１に対応した記憶領域が指定
される。また、カウンタ28Aのカウント値が１になる
と、比較器114の出力が“1"となり、これに応じてセレ
クタ118は加算器126の出力を選択してメモリ28Bに供給
するようになる。

加算器126は、ラッチ回路124からのエンドアドレスデ
ータと、データ源128からの数値１を表わすデータとを
加算するものであり、この加算によりエンドアドレス値
より１だく大きいスタートアドレス値が定められる。

２番目の入力音に応答して書込命令パルスWI_Sが発生
されると、このパルスに応じてメモリ28Bのチャンネル
ナンバ１に対応した記憶領域には加算器126の出力デー
タが２音目のスタートアドレスデータとして書込まれ
る。

この後は、上記したと同様の動作によりメモリ28B及
び28Cに最大で12チャンネル分のアドレスデータを書込
むことができる。

なお、メモリ28B及び28Cに書込まれたアドレスデータ
は、第１図の消去スイッチ65をオンして消去命令信号▲
▼を“0"とすることにより消去することができる。

次に、読出モードの場合について説明する。この場
合、セレクタ110は、書込／読出制御信号W/＝“0"に
応じてクロック信号φを選択し、カウンタ28Aに供給す
る。カウンタ28Aは、クロック信号φを計数することに
よりそのカウント値が０、１、２……11、０、１のよう
に変化する。各カウント値に対応したチャンネルナンバ
データCHに応じてメモリ28B、28C、28D及び28Eからそれ
ぞれデータが読出される。

スタートアドレスメモリ28B及び28Dから読出されたス
タートアドレスデータはそれぞれ入力Ａ及びＢとしてセ
レクタ122に供給され、エンドアドレスメモリ28C及び28
Eから読出されたエンドアドレスデータはそれぞれ入力
Ａ及びＢとしてセレクタ130に供給される。

セレクタ122及び130は、いずれもメモリ選択信号RA/
▲▼に応じて選択動作が制御されるもので、第１の
波形メモリ10を利用する場合は、RA/▲▼＝“1"に
応じていずれも入力Ａを選択する。このため、上位アド
レスデータUADとしては、メモリ28Bからの読出データが
送出されると共に、エンドアドレスデータEADとして
は、メモリ28Cからの読出データが送出される。また、
第２の波形メモリ12を利用する場合には、RA/▲▼
＝“0"に応じてセレクタ122及び130がいずれも入力Ｂを
選択する。このため、上位アドレスデータUADとして
は、メモリ28Dからの読出データが送出されると共に、
エンドアドレスデータEADとしては、メモリ28Eからの読
出データが送出される。

メモリ選択制御回路の変形例（第４図）第４図は、メモリ選択制御回路の変形例を示すもの
で、この回路から送出されるメモリ選択信号RA′／▲
▼′は、読出モード時においてのみ第１図の回路でメ
モリ選択信号RA/▲▼の代りに使用されるものであ
る。

書込／読出制御信号W/が“1"になる（書込モードに
なる）と、立上り微分回路132が出力パルスを発生して1
2ステージ/1ビットのシフトレジスタ（S/R）134をリセ
ットすると共に、セレクタ136が入力Ａを選択する状態
となる。このような状態において、RAM指定スイッチ138
をオンすると、信号“1"がORゲート140を介してシフト
レジスタ134に入力される。この結果、第０チャンネル
のリズム音源として第１の波形メモリ（RAM）10の記憶
領域M₁の波形データを利用可能となる。また、スイッチ
138をオンしなければ、第０チャンネルのリズム音源と
して、第２の波形メモリ（ROM）12のチャンネルナンバ
０に対応した記憶領域の波形データが利用可能である。

次に、第１図のステップスイッチ66を１回オンしてス
テップ信号SSを発生させると、この信号はセレクタ136
を介してシフトレジスタ134にシフトパルスSFPとして供
給され、これに応じてシフトレジスタ134では、１ステ
ージ分のシフト動作が行なわれる。この状態では、第０
チャンネルについて上記したと同様にして第１チャンネ
ルのリズム音源指定（“1"又は“0"によるRAM又はROMの
選択）が可能となる。

上記のようにしてチャンネルナンバ０〜11の各チャン
ネル毎に“1"（RAM）又は“0"（ROM）のメモリ選択が可
能であるが、一例として第０〜第３チャンネルについて
は“1"を、第４〜第11チャンネルについては“0"をそれ
ぞれ指定することもできる。このようにした場合は、第
４〜第11チャンネルについてはリズム音源として第２の
波形メモリ12の波形データを利用することになるので、
第１の波形メモリ10への４音目以降の波形データ書込み
を省略することができ、12音分の波形データを書込むの
に比べて入力操作が簡単となる実益がある。

読出モード時においては、セレクタ136が書込／読出
制御信号W/＝“0"に応じてクロック信号φを選択し、
シフトレジスタ134にシフトパルスSFPとして供給する。
このため、シフトレジスタ134からは、12チャンネル分
の“1"又は“0"の信号が順次に読出され、各信号はORゲ
ート140を介して再びシフトレジスタ134に入力される。
この結果、シフトレジスタ134からは、各チャンネル毎
に“1"又は“0"を表わす時分割多重形式のメモリ選択信
号RA′／▲▼′が反復的に送出されるようになる。

読出モード時において、メモリ選択信号RA′／▲
▼′を第１図の回路でメモリ選択信号RA/▲▼の代
りに用いると、メモリ28B、28C及び10を含むRAM群と、
メモリ28D、28E及び12を含むROM群とが時分割的に切換
えられるようになる。従って、第１の波形メモリ10のリ
ズム音源と第２の波形メモリ12のリズム音源とを併用し
たオートリズム演奏が可能であり、シフトレジスタ134
及びメモリ10の記憶内容を適宜変更することにより変化
に富んだリズム演奏を楽しむことができる。

他の実施例（第５図）第５図は、この発明の他の実施例による自動伴奏装置
をそなえた電子楽器の回路構成を示すもので、第１図に
おけると同様の部分には同様の符号を付して示す。この
実施例の特徴は、オートベース音発生にこの発明を適用
したことである。

鍵盤回路150は、メロディ演奏用の第１の鍵域及び伴
奏用の第２の鍵域を有する一段又は複数段の鍵盤を含む
もので、この鍵盤からは、押鍵検出回路152により鍵操
作情報が検出されるようになっている。

第１及び第２の鍵域から検出された鍵操作情報は、楽
音形成回路156に供給される。楽音形成回路156は、供給
される鍵操作情報に基づいてメロディ音信号、コード音
信号等の楽音信号を形成し、抵抗R₃を介してスピーカ38
に供給する。従って、スピーカ38からは、第１及び／又
は第２の鍵域で押された鍵に対応する楽音が発生され
る。

第２の鍵域から検出された鍵操作情報は、ベースパタ
ーンパルス発生回路158に供給される。この回路158に
は、リズムセレクタ72からリズム選択データSELも供給
される。

ベースパターンパルス発生回路158は、コード名検出
回路、ベースパターンメモリ、音高決定回路等を含むも
のである。

コード名検出回路は、供給される鍵操作情報に基づい
てコード名（根音及びコードタイプ）を検出するもので
ある。また、ベースパターンメモリは、メジャ、マイ
ナ、セブンス等のコードタイプにそれぞれ対応したベー
スパターンをリズム種類毎に記憶したもので、各ベース
パターンは、各発音タイミング毎に発音すべきベース音
の根音に対する音程を表わす音程データを含んでいる。
ベースパターンメモリからは、選択されたリズム種類及
び検出されたコードタイプに応じたベースパターンの音
程データが読出される。音高決定回路は、検出された根
音と、読出された音程データとに基づいて発音すべきベ
ース音の音高を決定し、その音高に対応するタイムスロ
ットにベースパターンパルスBPを割当てて送出する。

ベース音源部BTGは、前述したリズム音源部RTGと同一
構成のもので、任意の12音を入力可能である。入力音信
号は、抵抗R₄を介してスピーカ38に供給され、音響に変
換される。

ベースパターンパルスBPは、前述の下位アドレスデー
タ発生回路16と同一構成の下位アドレスデータ発生回路
16′にリズムパターンパルスRPの代りに供給される。ベ
ース音源部BTG内のRAMからなる第１の波形メモリ（第１
図のメモリ10に対応）には、12音分の波形データを順次
に書込可能であり、一例としてG₂、Ｇ^＃ _２、A₂、
Ａ^＃ _２、B₂のバス音と、C₃、Ｃ^＃ _３、D₃、Ｄ^＃ _３、E₃の
ベースギター音と、F₃、Ｆ^＃ _３のギター音とにそれぞれ
対応した波形データを順次に書込可能である。このよう
にした場合、前述のベースパターンパルスBPが例えば第
11チャンネルに対応するタイムスロットに割当てられた
のであれば、ベース音源部BTGからは、Ｆ^＃ _３のギター
音信号が送出される。そして、このギター音信号は、抵
抗R₅を介してスピーカ38に供給され、音響に変換され
る。

第５図の実施例によれば、オートベース演奏に用いる
べきベース音源群を任意に設定可能であり、変化に富ん
だベース演奏を楽しむことができる。

なお、上記実施例では、リズムパターン、ベースパタ
ーン等の伴奏パターンとして、ファクトリセットされた
ものを用いるようにしたが、伴奏パターンをユーザーが
任意にセット（プログラム）できるようにしてもよい。

また、この発明は、オートアルペショ音発生等にも適
用可能である。

〔発明の効果〕

以上のように、この発明によれば、波形記憶手段にお
いて、各波形データ毎に書込開始時及び書込終了時の無
音状態に対応する不使用領域を減らすと共に２番目以降
の順次の波形データをつめて記憶することで不使用領域
を減らすようにしたので、記憶スペースの有効利用によ
り記憶容量の低減が可能となる効果が得られる。

また、データ消去の指示に応じて波形記憶手段及びア
ドレス記憶手段の記憶データを消去するようにすると、
新たな複雑音について波形データ及びアドレスデータを
記憶して音再生を行なえる利点もある。

【図面の簡単な説明】

第１図は、この発明の一実施例によるオートリズム装置
の回路構成を示すブロック図、第２図は、第１図における下位アドレスデータ発生回路
の一構成例を示す回路図、第３図は、第１図におけるスタート・エンドアドレスデ
ータ発生回路の一構成例を示す回路図、第４図は、メモリ選択制御回路の変形例を示す回路図、第５図はこの発明の他の実施例による自動伴奏装置をそ
なえた電子楽器の回路構成を示すブロック図である。 10……波形メモリ、16……下位アドレスデータ発生回
路、28……スタート・エンドアドレスデータ発生回路、
30……入力端子、54……A/D変換回路、70……リズムパ
ターンパルス発生回路、80……D/A変換回路、158……ベ
ースパターンパルス発生回路、RTG……リズム音源部、B
TG……ベース音源部。

Claims

(57)【特許請求の範囲】

【請求項１】音信号を入力するための入力手段と、読み書き可能な波形記憶手段と、前記入力手段から音信号が入力されるたびに該音信号の
波形を表わす波形データを作成して送出するデータ作成
手段と、前記入力手段から音信号が入力されるたびに該音信号の
レベル増大を検知して入力開始信号を発生すると共に該
音信号の入力終了時に入力終了信号を発生する信号発生
手段と、この信号発生手段からの入力開始信号に基づいて前記デ
ータ作成手段からの波形データを前記波形記憶手段に書
込み開始すると共に前記信号発生手段からの入力終了信
号に基づいて該波形データの書込みを終了する書込手段
であって、各波形データ毎に前記信号発生手段からの入
力開始信号及び入力終了信号にそれぞれ基づいて書込開
始アドレス及び書込終了アドレスを定めると共に２番目
以降の各波形データについては該波形データの直前の波
形データの書込終了アドレスをも考慮して書込開始アド
レスを定めるようにして順次に波形データの書込みを行
なうものと、前記書込手段で書込まれる各波形データ毎に書込開始ア
ドレス及び書込終了アドレスを記憶するアドレス記憶手
段と、前記波形記憶手段に記憶された音信号のうち再生すべき
音信号を指定する指定手段と、この指定手段で指定された音信号に関して前記アドレス
記憶手段中の書込開始アドレス及び書込終了アドレスを
参照して該音信号に対応した波形データを前記波形記憶
手段から読出すことにより該音信号を再生する再生手段
とを備えた波形記憶再生装置。
【請求項２】前記信号発生手段は、前記入力手段から音
信号が入力されるたびに該音信号のレベル低下を検知し
てその検知出力を前記入力終了時の入力終了信号として
発生する構成になっていることを特徴とする特許請求の
範囲第１項に記載の波形記憶再生装置。
【請求項３】データ消去を指示する指示手段と、この指
示手段でのデータ消去の指示に応じて前記波形記憶手段
及び前記アドレス記憶手段の記憶データを消去する消去
手段とを更に設けたことを特徴とする特許請求の範囲第
１項又は第２項に記載の波形記憶再生装置。