JPS5987567A - 可変長デ−タ記憶制御方式 - Google Patents
可変長デ−タ記憶制御方式Info
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- JPS5987567A JPS5987567A JP19718482A JP19718482A JPS5987567A JP S5987567 A JPS5987567 A JP S5987567A JP 19718482 A JP19718482 A JP 19718482A JP 19718482 A JP19718482 A JP 19718482A JP S5987567 A JPS5987567 A JP S5987567A
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- Japan
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- memory cell
- address
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- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、データ長のばらつきの多いデータを効率良く
記憶するだめの記憶装置の制御方式に関する。
記憶するだめの記憶装置の制御方式に関する。
（２）従来技術と問題点
従来、メモリにデータ長が一定しないデータを複数格納
する場合、格納するデータの中の最大のデータ長を持つ
ものを収容出来る領域をデータの数の分用意するか、デ
ータを連続して格納してその格納位置（アドレス）を記
憶するテーブルを作成しておいて、これによシ管理する
か、または、一定の大きさの小領域（記憶セル）でリス
ト構造を作シ、等測的に可変長の記憶領域を得る等の方
式がある。
する場合、格納するデータの中の最大のデータ長を持つ
ものを収容出来る領域をデータの数の分用意するか、デ
ータを連続して格納してその格納位置（アドレス）を記
憶するテーブルを作成しておいて、これによシ管理する
か、または、一定の大きさの小領域（記憶セル）でリス
ト構造を作シ、等測的に可変長の記憶領域を得る等の方
式がある。
第１図（４）〜（Ｃ）は従来の方式を説明するための図
であって、第１図（４）は、上記データの中の最大のデ
ータ長を持つ領域をデータの数の分用意する場合を示す
図であって、１はメモリ上の領域、２．〜２４はそれぞ
れデータ中の最大のデータ長を持つものが収容出来る大
きさを持った領域、３１〜３４はデータ、４１〜４畠は
無効な領域である。
であって、第１図（４）は、上記データの中の最大のデ
ータ長を持つ領域をデータの数の分用意する場合を示す
図であって、１はメモリ上の領域、２．〜２４はそれぞ
れデータ中の最大のデータ長を持つものが収容出来る大
きさを持った領域、３１〜３４はデータ、４１〜４畠は
無効な領域である。
この方式はデータを格納するアドレス空間が連続してい
て、データを読み書きする速度が早く、制御も容易であ
ると言う長所を有するが、第１図でも明らかなようにデ
ータ長のばらつきが犬きく、シかも平均データ長がかな
り小さい場合に鉱、無効領域が多くなシメモリの利用効
率が非常に悪くなる。
て、データを読み書きする速度が早く、制御も容易であ
ると言う長所を有するが、第１図でも明らかなようにデ
ータ長のばらつきが犬きく、シかも平均データ長がかな
り小さい場合に鉱、無効領域が多くなシメモリの利用効
率が非常に悪くなる。
また、実際には予めデータ長の最大値を定めるのが困難
な場合もあり、このようなときには使用出来ないと言う
欠点があった。
な場合もあり、このようなときには使用出来ないと言う
欠点があった。
第１図中）は、データを連続して格納して、その格納位
Ｍ、（アドレス）を記憶するテーブルを作成しておいて
、これによシ管理する場合を示す図であって、５はメモ
リ上の領域、６１〜６１ｔｉデータ、７はデータを消去
したため生じた未使用領域、８は制御テーブル、９１〜
９Ｉは各データのアドレスを示している。
Ｍ、（アドレス）を記憶するテーブルを作成しておいて
、これによシ管理する場合を示す図であって、５はメモ
リ上の領域、６１〜６１ｔｉデータ、７はデータを消去
したため生じた未使用領域、８は制御テーブル、９１〜
９Ｉは各データのアドレスを示している。
この方式は、当初はメモリ領域を効率良く使用出来、制
御も比較的容易であるが、デーのデータとデータ長が等
しいか、あるいはそれ以下でなければならないので、何
回もデータを更新すると結果として無効な未使用領域が
多数散在することになる。そのため、時々、記憶されて
いるデータを移動して無効な未使用領域を統合し、デー
タの記憶が可能な有効領域とするための処理が必要とな
る。しかしこの処理は非常に時間がかかるので、リアル
タイムでの稼動中や、高い頻度での実施は困難であるか
ら、データがひんばんに更新されるような場合には適さ
ない欠点があった。
御も比較的容易であるが、デーのデータとデータ長が等
しいか、あるいはそれ以下でなければならないので、何
回もデータを更新すると結果として無効な未使用領域が
多数散在することになる。そのため、時々、記憶されて
いるデータを移動して無効な未使用領域を統合し、デー
タの記憶が可能な有効領域とするための処理が必要とな
る。しかしこの処理は非常に時間がかかるので、リアル
タイムでの稼動中や、高い頻度での実施は困難であるか
ら、データがひんばんに更新されるような場合には適さ
ない欠点があった。
第１図（Ｃ）は、一定の大きさの小領域（記憶セル）で
リスト構造を作シ、等測的に可変長の記憶領域を得る場
合を示す図であって、１０はメモリ上の領域、１１１〜
１１ｖはメモリセル、１２はデータ部、１５はデータが
他のメモリセルにまたがっている特使われる次のメモリ
セルのアドレス部、１４は制御テーブル、１５１〜１５
０は各データの先頭アドレスを示している。
リスト構造を作シ、等測的に可変長の記憶領域を得る場
合を示す図であって、１０はメモリ上の領域、１１１〜
１１ｖはメモリセル、１２はデータ部、１５はデータが
他のメモリセルにまたがっている特使われる次のメモリ
セルのアドレス部、１４は制御テーブル、１５１〜１５
０は各データの先頭アドレスを示している。
第１メロにおいて、メモリセル１１．はデータ１２１が
メモリセル１個に納まる場合を示しており、制御テーブ
ル１４に先頭アドレス１５、が入っている。この場合は
後に連結するメモリセルが無いから、次のメモリセルの
アドレスは入っていない。
メモリセル１個に納まる場合を示しており、制御テーブ
ル１４に先頭アドレス１５、が入っている。この場合は
後に連結するメモリセルが無いから、次のメモリセルの
アドレスは入っていない。
メモリセル１１．とメモリセル１１．は連結されて１個
のデータが入っている場合を示しており、制御テーブル
１４に該データの先頭アドレス１５鵞があシ、メモリセ
ル１１．の次のメモリセルのアドレス部１３がメモリセ
ル１１４のアドレスを示している。
のデータが入っている場合を示しており、制御テーブル
１４に該データの先頭アドレス１５鵞があシ、メモリセ
ル１１．の次のメモリセルのアドレス部１３がメモリセ
ル１１４のアドレスを示している。
メモリセル１１１、メモリセル１１マおよびメモリセル
１１．も連結されて１個のデータが格納されている場合
で、メモリセルのアドレス空間が不連続である場合を示
している。メモリセル１１．は未使用の状態である。
１１．も連結されて１個のデータが格納されている場合
で、メモリセルのアドレス空間が不連続である場合を示
している。メモリセル１１．は未使用の状態である。
この方式では、データを格納するアドレス空間が不連続
であシ、またデータをメモリセルに分配して格納するの
で、制御も複雑でちゃ、アクセスに時間がかかると言う
欠点があった。
であシ、またデータをメモリセルに分配して格納するの
で、制御も複雑でちゃ、アクセスに時間がかかると言う
欠点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、長さの一定しないデー
タの記憶に関し、メモリ領域の利用効率が良く高速のア
クセスが可能で、かつ、記憶領域の再編成等が迅速に行
なえる方式を提供することを目的としている。
タの記憶に関し、メモリ領域の利用効率が良く高速のア
クセスが可能で、かつ、記憶領域の再編成等が迅速に行
なえる方式を提供することを目的としている。
（４）発明の構成
そしてこの目的は、本発明によれば特許請求の範囲に記
載のとおυアドレスレジスタを有し、該アドレスレジス
タに書き込まれた値を自己のアドレスとする構造のメモ
リセルを複数個設け、予め、一義的に定めてアドレスレ
ジスタに書き込んだ特定範囲の連続したアドレスを持つ
メモリセルの列の一端から、該アドレス順に順次、メモ
リセルのアドレスレジスタの値を実際に必要とするアド
レスに書き替えて使用し、メモリセルが不用となった場
合、そのアドレスレジスタの値を前記特定範囲の連続し
たアドレスを持つメモリセルの列の先にこれを使用した
時と同じ側の一端に、メモリセルを使用した時とは逆方
向にアドレスが連続するような値を宵き込むことを特徴
とする可変長データ記憶制御方式によシ達成される。
載のとおυアドレスレジスタを有し、該アドレスレジス
タに書き込まれた値を自己のアドレスとする構造のメモ
リセルを複数個設け、予め、一義的に定めてアドレスレ
ジスタに書き込んだ特定範囲の連続したアドレスを持つ
メモリセルの列の一端から、該アドレス順に順次、メモ
リセルのアドレスレジスタの値を実際に必要とするアド
レスに書き替えて使用し、メモリセルが不用となった場
合、そのアドレスレジスタの値を前記特定範囲の連続し
たアドレスを持つメモリセルの列の先にこれを使用した
時と同じ側の一端に、メモリセルを使用した時とは逆方
向にアドレスが連続するような値を宵き込むことを特徴
とする可変長データ記憶制御方式によシ達成される。
（５） 発明の実施例
第２図は本発明の方式を用いた記憶装置の１実施例のブ
ロック図であって、１６はメモリセル群（複数のメモリ
セルが集合したもの）、＋ ７ ｕ 制御プロセッサ、
１８は未使用メモリセルスタックポインタ、１９はアド
レスバス、２０はデータバス、２１はメモリセル内のデ
ータメモリまたはアドレスレジスタを選択するだめの信
号線、２２はメモリセルが選択されたときの応答線、２
３はアドレスバス上のアドレス形式、２４はデータ選択
アドレスバス２５はメモリセル選択アドレス部を示して
いる。
ロック図であって、１６はメモリセル群（複数のメモリ
セルが集合したもの）、＋ ７ ｕ 制御プロセッサ、
１８は未使用メモリセルスタックポインタ、１９はアド
レスバス、２０はデータバス、２１はメモリセル内のデ
ータメモリまたはアドレスレジスタを選択するだめの信
号線、２２はメモリセルが選択されたときの応答線、２
３はアドレスバス上のアドレス形式、２４はデータ選択
アドレスバス２５はメモリセル選択アドレス部を示して
いる。
第２図において、メモリセル群１６内のメモリセルは後
述するようにメモリセル毎に７ドレスレジスタを有して
おり、データバス２０を経由して該アドレスレジスタに
書き込まれた値がそのメモリセルのアドレスとなる。
述するようにメモリセル毎に７ドレスレジスタを有して
おり、データバス２０を経由して該アドレスレジスタに
書き込まれた値がそのメモリセルのアドレスとなる。
そして、アドレスバス１９に乗せられた値がメモリセル
のアドレスと一致したとき、該メモリセルが選択される
。すなわち、各メモリセルには機械的、固定的に定まっ
ている番地を離れ、制御プロセッサが指示する任意のア
ドレスを付することか出来ることになる。
のアドレスと一致したとき、該メモリセルが選択される
。すなわち、各メモリセルには機械的、固定的に定まっ
ている番地を離れ、制御プロセッサが指示する任意のア
ドレスを付することか出来ることになる。
これらの制御は、総て制御プロセッサ１７によシ行なわ
れるもので、制御プロセッサ１７は、また、この記憶装
置とホストプロセッサとの交信も受は持っている。
れるもので、制御プロセッサ１７は、また、この記憶装
置とホストプロセッサとの交信も受は持っている。
ホストプロセッサは、長さの異なるデータであってもそ
の先頭アドレスのみを意識すれば良い。制御プロセッサ
１７は、ホストプロセッサから送られて来たアドレスを
、アドレス形式のデータ選択アドレス部２４の値とする
と共に、データの長さに応じてメモリセル選択アドレス
部２５の値を作成してアドレスレジスタ５０に書き込ん
だシ、アドレスバスに乗せたシする。
の先頭アドレスのみを意識すれば良い。制御プロセッサ
１７は、ホストプロセッサから送られて来たアドレスを
、アドレス形式のデータ選択アドレス部２４の値とする
と共に、データの長さに応じてメモリセル選択アドレス
部２５の値を作成してアドレスレジスタ５０に書き込ん
だシ、アドレスバスに乗せたシする。
第５図は上記アドレス形式を説明するだめの概念図であ
って、２６はメモリセルを割９つける位置、２７はアド
レスが付されて割り付けられたメモリセル（斜線の記入
しであるもの）を示しておｊｊ） 、０． １．２．３
・・・・・・・・・ｍはデータの先頭アドレス、０．１
．２．３・・・・・・・・・ｎは、それぞれのデータ内
のメモリセルのアドレスである。
って、２６はメモリセルを割９つける位置、２７はアド
レスが付されて割り付けられたメモリセル（斜線の記入
しであるもの）を示しておｊｊ） 、０． １．２．３
・・・・・・・・・ｍはデータの先頭アドレス、０．１
．２．３・・・・・・・・・ｎは、それぞれのデータ内
のメモリセルのアドレスである。
このように、データの長さに応じてメモリセルのアドレ
スレジスタにデータ選択部２４の値とは別に、メモリセ
ル選択部２５の値が異なるアドレスを与えることによシ
、必要な大きさの領域を動的に確保することが出来る。
スレジスタにデータ選択部２４の値とは別に、メモリセ
ル選択部２５の値が異なるアドレスを与えることによシ
、必要な大きさの領域を動的に確保することが出来る。
すなワチ、ホストプロセッサ祉データの大きさを意識せ
ず先頭アドレスのみを指定すれはデータの大きさに応じ
たメモリセルが自動的に割り当てられる。
ず先頭アドレスのみを指定すれはデータの大きさに応じ
たメモリセルが自動的に割り当てられる。
第４図は前記メモリセルを説明するブロック図で、１６
および１９〜２２は第２図と同じであり、２８．２８′
はメモリセル、２９．２９′はデータメモリ、３０．３
０′はアドレスレジスタ、３１．３１′はラッチ、３２
．３２′はアドレス比較制御回路、ｓｓ、ｓｓ’はアク
セス許可信号線であって、実際のデータはデータメモリ
２９．２９’に書き込まれる。
および１９〜２２は第２図と同じであり、２８．２８′
はメモリセル、２９．２９′はデータメモリ、３０．３
０′はアドレスレジスタ、３１．３１′はラッチ、３２
．３２′はアドレス比較制御回路、ｓｓ、ｓｓ’はアク
セス許可信号線であって、実際のデータはデータメモリ
２９．２９’に書き込まれる。
第４図のメモリセル２８について説明すれば、メモリセ
ルのアドレスは自身のアドレスレジスタ５０に書き込ま
れた値であって、メモリセル２Ｂは制御プロセッサによ
ってアドレスバス１９上に乗せられたアドレスとメモリ
セルのアドレスレジスタ３０の値とが、アドレス比較制
御回路３２で比較されて、それが一致したとき選択され
る。ラッチ３１はアドレスレジスタ３０の値を一時保持
するもので、メモリセル２８のアドレスを変更するため
アドレスレジスタ３０の内容ヲ書き変える時、以前のア
ドレスを保持している必要があるので設けられている。
ルのアドレスは自身のアドレスレジスタ５０に書き込ま
れた値であって、メモリセル２Ｂは制御プロセッサによ
ってアドレスバス１９上に乗せられたアドレスとメモリ
セルのアドレスレジスタ３０の値とが、アドレス比較制
御回路３２で比較されて、それが一致したとき選択され
る。ラッチ３１はアドレスレジスタ３０の値を一時保持
するもので、メモリセル２８のアドレスを変更するため
アドレスレジスタ３０の内容ヲ書き変える時、以前のア
ドレスを保持している必要があるので設けられている。
メモリセル２８が選択された時は、アドレス比較制御回
路５２が応答線２２に信号を乗せて制御プロセッサ１７
に知らせる。制御プロセッサは、メモリセルを選択する
ためアドレスをアドレスバスに乗せた時、メモリセルか
らの応答を一定時間待っているが、これが来ない時は、
該アドレスが割シ尚てられたメモリセルが存在しなかっ
たものとして扱う。
路５２が応答線２２に信号を乗せて制御プロセッサ１７
に知らせる。制御プロセッサは、メモリセルを選択する
ためアドレスをアドレスバスに乗せた時、メモリセルか
らの応答を一定時間待っているが、これが来ない時は、
該アドレスが割シ尚てられたメモリセルが存在しなかっ
たものとして扱う。
以上述べた記憶装置における制御プロセッサ１７の動作
を、更に具体的な動作について説明すれば次のとおシで
ある。
を、更に具体的な動作について説明すれば次のとおシで
ある。
未使用のメモリセル社、予め、特定のアドレスを先頭に
これに次々と連続する一連＋７）７ドレスが割り当てら
れて、未使用メモリスタックを形成する。そのアドレス
は、イニシャライズ時に各メモリセルのアドレスレジス
タに書き込んでおく。未使用のメモリセルの列の先頭の
アドレスの値は、制御プロセッサ１７内の未使用メモリ
セルスタックポインタ１８に書き込んでおく。
これに次々と連続する一連＋７）７ドレスが割り当てら
れて、未使用メモリスタックを形成する。そのアドレス
は、イニシャライズ時に各メモリセルのアドレスレジス
タに書き込んでおく。未使用のメモリセルの列の先頭の
アドレスの値は、制御プロセッサ１７内の未使用メモリ
セルスタックポインタ１８に書き込んでおく。
メモリセルは必要になったとき、前記未使用メモリセル
スタックの先頭から取シ出されて特定のアドレスに割シ
当てられ、不要になるとそのアドレスから解放されて未
使用メモリセルスタックの先頭に返される。
スタックの先頭から取シ出されて特定のアドレスに割シ
当てられ、不要になるとそのアドレスから解放されて未
使用メモリセルスタックの先頭に返される。
制御プロセッサ１７は未使用メモリセルを取り出すとき
は、現在の未使用メモリセルスタックポインタ１Ｂが示
すメモリセルのアドレスレジスタに割り当てるべきアド
レス’ｔｔき込んだ後、未使用メモリセルスタックポイ
ンタ１８の値に１を足す。
は、現在の未使用メモリセルスタックポインタ１Ｂが示
すメモリセルのアドレスレジスタに割り当てるべきアド
レス’ｔｔき込んだ後、未使用メモリセルスタックポイ
ンタ１８の値に１を足す。
また、今迄使用していたメモリセルが不用になったため
解放するときは、未使用メモリセルスタックポインタ１
８の値から１を減すると共に、その値を今迄使用してい
たメモリセルのアドレスレジスタに１き込む。
解放するときは、未使用メモリセルスタックポインタ１
８の値から１を減すると共に、その値を今迄使用してい
たメモリセルのアドレスレジスタに１き込む。
データの書き込みの時には、ホストプロセッサから与え
られたアドレス価をデータ選択部２４の値とし、メモリ
セル選択アドレス部が０であるアドレスのメモリセルか
ら順にデータを書き込んで行くことになるが、その時、
制御プロセッサ１７がアドレスバス１９に乗せたアドレ
スに対して一定時間たっても応答が無いときは、そのア
ドレスを割シ当てられたメモリセルが無かったことを意
味するので、未使用メモリスタック中から未使用メモリ
セルスタックポインタ１Ｂが示すメモリセルを新たに当
該アドレスに割シ当てる。
られたアドレス価をデータ選択部２４の値とし、メモリ
セル選択アドレス部が０であるアドレスのメモリセルか
ら順にデータを書き込んで行くことになるが、その時、
制御プロセッサ１７がアドレスバス１９に乗せたアドレ
スに対して一定時間たっても応答が無いときは、そのア
ドレスを割シ当てられたメモリセルが無かったことを意
味するので、未使用メモリスタック中から未使用メモリ
セルスタックポインタ１Ｂが示すメモリセルを新たに当
該アドレスに割シ当てる。
データの書き込みの際、データが終了しても更に後続す
るメモリセルが存在する場合は、メモリセル選択アドレ
ス部２５の値に１を次々と加えていって、メモリセル選
択の応答が無くなる迄の不用なメモリセルを解放する。
るメモリセルが存在する場合は、メモリセル選択アドレ
ス部２５の値に１を次々と加えていって、メモリセル選
択の応答が無くなる迄の不用なメモリセルを解放する。
データの読み出しの時には、ホストプロセッサから与え
られたアドレス値をデータ選択部２４の値とし、メモリ
セル選択アドレス部２５の値が０であるアドレスのメモ
リセルがらＪＩＦｊ次データを読み出し、ホストプロセ
ッサに転送するが、メモリセル選択アドレス部２５の値
を増していってメモリセル選択の応答が無くなった時、
データの読み出しを終了する。
られたアドレス値をデータ選択部２４の値とし、メモリ
セル選択アドレス部２５の値が０であるアドレスのメモ
リセルがらＪＩＦｊ次データを読み出し、ホストプロセ
ッサに転送するが、メモリセル選択アドレス部２５の値
を増していってメモリセル選択の応答が無くなった時、
データの読み出しを終了する。
（６）発明の効果
本発明の方式は、データ長の一定しないデータの記憶に
関し、データの長さに応じてメモリセルを連結して用い
、またメモリセルが不用になった場合は開放し他の利用
に供することが出来るので、メモリの利用効率が高く、
また従来の方式に比し制御論理が単純である上、ハード
ウェア化が容易なので高速アクセスが可能であり、効果
は犬である。
関し、データの長さに応じてメモリセルを連結して用い
、またメモリセルが不用になった場合は開放し他の利用
に供することが出来るので、メモリの利用効率が高く、
また従来の方式に比し制御論理が単純である上、ハード
ウェア化が容易なので高速アクセスが可能であり、効果
は犬である。
第１図囚〜（Ｃ）は従来の方法を説明するための図、第
２図は本発明の方式を用いた記憶装置の１実施例のブロ
ック図、第３図はアドレス形式を説明するための概念図
、第４図はメモリセルを説明するブロック図である。 １・・・・・・メモリ上の領域、２．〜２４・・・・・
・データ中の最犬のデータ長を持つものが収容出来る大
きさの領域、５．ｋｓ４・・・・・・データ、４Ｉ〜４
１・・・・・無効な領域、５・・・・・・メモリ上の領
域、６Ｉ〜６．・・・・・・データ、７・・・・・・デ
ータを消去したため生じた未使用領域、８・・・・・・
制御テーブル、９１〜９１・・・・・各データのアドレ
ス、１０・・・・・・メモリ上の領域、１１．〜１１マ
・・・・・・メモリセル、１２・・・・・・データ部、
１３・・・・・・データが他のメモリセルにまたがって
いる特使われる次のメモリセルのアドレス部、１４・・
・・・・制御テーブル、１５．〜１５．・・・・・・各
データの先頭アドレス、１６・・・・・・メモリセル群
、１７・・・・・・制御ブロセツザ、１８・・・・・・
未使用メモリセルヌタツクポインタ、１９・・・・・・
アドレスバス、２０・・・・・・データバス、２１・・
・・・・メモリセル内のデータメモリまたはアドレスレ
ジスタを選択するための信号線、２２・・・・・・メモ
リセルが選択されたときの応答線、２３・・・・・・ア
ドレスバス上のアドレス形式、２４・・・・・・データ
選択アドレス部、２５・・・・・・メモリセル選択アド
レス部、２６・・・・・・メモリセルを割り付ける位置
、２７・・・・・・アドレスが伺されて割シ付けられた
メモリセル、２８．２８′・・曲メモリセル、２９．２
９′・・曲データメモリ、ｓｏ、５ｏｔ・・曲アドレス
レジスタ、３１．３１′曲・・ラッチ、３２．３２′・
・曲アドレス比較制御回路、ｓ３、ｓ５’・・・・・・
アクセス許可信号線。 第３ 図 →テークの長さの方向
２図は本発明の方式を用いた記憶装置の１実施例のブロ
ック図、第３図はアドレス形式を説明するための概念図
、第４図はメモリセルを説明するブロック図である。 １・・・・・・メモリ上の領域、２．〜２４・・・・・
・データ中の最犬のデータ長を持つものが収容出来る大
きさの領域、５．ｋｓ４・・・・・・データ、４Ｉ〜４
１・・・・・無効な領域、５・・・・・・メモリ上の領
域、６Ｉ〜６．・・・・・・データ、７・・・・・・デ
ータを消去したため生じた未使用領域、８・・・・・・
制御テーブル、９１〜９１・・・・・各データのアドレ
ス、１０・・・・・・メモリ上の領域、１１．〜１１マ
・・・・・・メモリセル、１２・・・・・・データ部、
１３・・・・・・データが他のメモリセルにまたがって
いる特使われる次のメモリセルのアドレス部、１４・・
・・・・制御テーブル、１５．〜１５．・・・・・・各
データの先頭アドレス、１６・・・・・・メモリセル群
、１７・・・・・・制御ブロセツザ、１８・・・・・・
未使用メモリセルヌタツクポインタ、１９・・・・・・
アドレスバス、２０・・・・・・データバス、２１・・
・・・・メモリセル内のデータメモリまたはアドレスレ
ジスタを選択するための信号線、２２・・・・・・メモ
リセルが選択されたときの応答線、２３・・・・・・ア
ドレスバス上のアドレス形式、２４・・・・・・データ
選択アドレス部、２５・・・・・・メモリセル選択アド
レス部、２６・・・・・・メモリセルを割り付ける位置
、２７・・・・・・アドレスが伺されて割シ付けられた
メモリセル、２８．２８′・・曲メモリセル、２９．２
９′・・曲データメモリ、ｓｏ、５ｏｔ・・曲アドレス
レジスタ、３１．３１′曲・・ラッチ、３２．３２′・
・曲アドレス比較制御回路、ｓ３、ｓ５’・・・・・・
アクセス許可信号線。 第３ 図 →テークの長さの方向
Claims (1)
- アドレスレジスタを有し、該アドレスレジスタに書き込
１れた値を自己のアドレスとする構造のメモリセルを複
数個設け、予め、一義的に定めてアドレスレジスタに書
き込んだ特定範囲の連続したアドレスを持つメモリセル
の列の一端から、該アドレス順に順次、メモリセルのア
ドレスレジスタの値を、実際に必要とするアドレスに書
き替えて使用し、メモリセルが不用となった場合、その
アドレスレジスタの値を前記特定範囲の連続したアドレ
スを持つメモリセルの列の、先にこれを使用した時と同
じ側の一端に、メモリセルを使用した時とは逆方向にア
ドレスが連続するような値を宵き込むことを特徴とする
可変長データ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19718482A JPS5987567A (ja) | 1982-11-10 | 1982-11-10 | 可変長デ−タ記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19718482A JPS5987567A (ja) | 1982-11-10 | 1982-11-10 | 可変長デ−タ記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987567A true JPS5987567A (ja) | 1984-05-21 |
Family
ID=16370195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19718482A Pending JPS5987567A (ja) | 1982-11-10 | 1982-11-10 | 可変長デ−タ記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987567A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62223796A (ja) * | 1986-03-25 | 1987-10-01 | ヤマハ株式会社 | 波形記憶再生装置 |
| JPH06161455A (ja) * | 1993-03-08 | 1994-06-07 | Yamaha Corp | 波形記憶再生装置 |
| JPH06161454A (ja) * | 1993-03-08 | 1994-06-07 | Yamaha Corp | 波形記憶再生装置 |
| JPH06161456A (ja) * | 1993-03-08 | 1994-06-07 | Yamaha Corp | 波形記憶再生装置 |
-
1982
- 1982-11-10 JP JP19718482A patent/JPS5987567A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62223796A (ja) * | 1986-03-25 | 1987-10-01 | ヤマハ株式会社 | 波形記憶再生装置 |
| JPH06161455A (ja) * | 1993-03-08 | 1994-06-07 | Yamaha Corp | 波形記憶再生装置 |
| JPH06161454A (ja) * | 1993-03-08 | 1994-06-07 | Yamaha Corp | 波形記憶再生装置 |
| JPH06161456A (ja) * | 1993-03-08 | 1994-06-07 | Yamaha Corp | 波形記憶再生装置 |
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