JPH0285940A - マルチアクセスメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマルチアクセスメモリ制御回路に係り、複数の
回線に対して、任意時刻からデータの頭出しができるマ
ルチアクセスメモリ制御回路に関する。

従来の技術 従来ＲＡＭ　（ランダム・アクセス・メモリ）から複数
の回線に対して非同期にデータを読み出すくマルチアク
セス）場合には、その回線の数に対応するアドレス発生
回路を必要とした。特に音声データや画像データのよう
に連続するアドレスから次々にデータを読み出す場合に
は通常複数のアドレスカウンタを用いている。

しかしながら多数の回線に対してマルチアクセスを行な
う場合には、それに応じて多数のアドレスカウンタが必
要となる。例えば１００回線に対しマルチアクセスが可
能な装置を構成しようとするとアドレスカウンタは１０
０個必要となり、アドレスカウンタ以外の部分をＩＣ化
して小型化できたとしても回路全体の規模は大きくなっ
てしまい、回路の動作も複雑になり、誤動作の原因とも
なる。

またデュアルポートメモリやマルチボートメモリの場合
にも、単に読み出しと書き込みを独立に行なえるという
利点はあるが、普通は２乃至３ボートしか有していない
ためそれ以上のマルチアクセスを行なうことはできない
。

この問題を解決するために本出願人は特願昭６３−１１
３７５２　（昭和６３年５月１１日出願。発明の名称「
マルチアクセスメモリ制御回路」）において、メモリの
アドレスをカウントするアドレスカウンタ、サイクルカ
ウント信号の１周期を複数のマルチアクセスサイクルに
分割し各マルチアクセスサイクルを識別するマルチアク
セスサイクル信号を発生するサイクルカウンタ、バイア
ス用メモリ、減算器等を有し、メモリの連続するアドレ
スに記憶された音声データ等を複数の回線に対して非同
期に読み出すことのできるマルチアクセスメモリ制御回
路を提案した。

発明が解決しようとする課題 しかしながら、上記特願昭６３−１１３７５２において
提案されたマルチアクセスメモリ制御回路は、任意のタ
イミングでメモリからの読み出しはできるもののその読
み出しは必ずアドレスの先頭番地から行なわなければな
らず、メモリ上の途中のアドレスから読み出しを開始す
ることはできなかった。

このためメモリには基本的に１つのファイルのみしか記
憶することができず、複数のファイルを記憶してそのう
ちの任意のファイルを読み出すということができなかっ
た。

本発明は、上記の点に鑑みてなされたものであり、メモ
リ上に複数のファイルを書き込んで、任意のタイミング
で、しかも任意のファイルのアクセスが可能なマルチア
クセスメモリ制御回路を提供することを目的とする。

また、単にメモリに複数のファイルを１き込む゛だけで
なく、そのうちの一部のファイルを削除して別のファイ
ルに更新する場合に、新しいファイルの情報量が更新前
のファイルの情報量より多い場合であっても、削除され
たファイルが記憶されていた記憶領域を有効に活用し得
るマルチアクセスメモリ制御回路を提供することも併せ
て本発明の目的とする。

発明を解決するための手段及び作用 本発明は、データを記憶するメモリと、このメモリのア
ドレスをカウントするアドレスカウント信号を発生する
アドレスカウンタと、上記サイクルカウント信号をアド
レスカウンタに供給しアドレスカウント信号をカウント
アツプするとともに、サイクルカウント信号の１周期を
複数のマルチアクセスサイクル期間に分割し各マルチア
クセスサイクルを識別するマルチアクセスサイクル信号
を発生するサイクルカウンタと、メモリ上の任意のスタ
ートアドレス信号を格納するスタートアドレスレジスタ
と、上記スタートアドレス信号と該アドレスカウント信
号とを減算しその結果をアドレスバイアス信号として出
力する減算器と、上記アドレスバイアス信号の値を格納
するアドレスバイアス用メモリと、該マルチアクセスサ
イクル信号によって指定されるアドレスにマルチアクセ
スサイクルの実行が開始された時点での該アドレスバイ
アス信号の値を保持するとともに、夫々のアドレスに保
持された該アドレスバイアス信号を対応する実行中のマ
ルチアクセスサイクル期間中に出力するアドレスバイア
ス用メモリと、上記アドレスバイアス用メモリの出力値
とアドレスカウント信号の値とを加算する加算器とを具
備してなる。

上記の構成で、スタートアドレスレジスタには、例えば
メモリ上に連続的に記憶された複数のファイルのうち、
アクセスを希望するファイルの先頭アドレスを予め記憶
させておくことにより、任意のタイミングで、このアド
レスから希望するファイルの読み出しを行なうことがで
きる。

更に別の構成として、ｍビットのアドルスで指定される
ブロックを単位として複数のファイルデータが記憶され
るメモリと、このメモリのアドレスをカウントするアド
レスカウント信号を発生するアドレスカウンタと、サイ
クルカウント信号をアドレスカウンタに供給し該アドレ
スカウント信号をカウントアツプするとともに、サイク
ルカウント信号の１周期を複数のマルチアクセスサイク
ルに分割し各マルチアクセスサイクルを識別するマルチ
アクセスサイクル信号を発生するサイクルカウンタと、
該マルチアクセスサイクル信号によって指定されるアド
レスにマルチアクセスサイクルの実行が開始された時点
でのアドレスカウント信号をアドレスバイアス信号とし
て保持するとともに、夫々のアドレスに保持されたアド
レスバイアス信号を対応する実行中のマルチアクセスサ
イクル期間中に出力するアドレスバイアス用メモリと、
アドレスバイアス信号の値と７ドレス力ウント信号の値
とを減算し、これによって得られた値の下位ｍビットを
メモリに供給する減算器と、メモリに記憶されたファイ
ルのファイル指定データを記憶するとともに、任意のフ
ァイルのアクセスを要求されたときはそのファイルのフ
ァイル指定データを所定のマルチアクセスサイクル期間
中に出力するファイル指定データ用メモリと、減算器の
減算結果の上位ｎビットのデータ及びファイル指定デー
タをアドレスとして夫々のファイルに対するブロック単
位の実行アドレスを記憶しメモリに供給するマツプ用メ
モリと、メモリのファイル配置を管理し、ファイル書き
込み時にメモリ上のファイルを書き込むアドレスを指定
するファイル配置制御手段とを具備してなる。

上記の構成により、メモリ上のファイルを更新する場合
に、新しいファイルをすべて書き込むには不十分なアド
レス領域があっても、ｌｌｌＩＩｌ手段は新しいファイ
ルの一部をそのアドレス領域に書き込み、残りを他のア
ドレス領域に書き込むことによりメモリの使用効率の低
下を防ぐことができる。

また読み出し時には、分割して書き込まれたファイルを
連続的に読み出すことができる。

実施例 次に本発明の実施例について説明する。

第１図は第１実施例のブロック図である。同図において
サイクルカウンタ２は８桁のカウンタｌＣで、外部より
供給されるクロック信号ａ（第２図（△）参照）に同期
してカウントアツプされ、本実施例では１００までカウ
ントする（８桁でカウントできる）とサイクルカウント
信号Ｃ（第２図（Ｃ）参照）を発生する。このサイクル
カウンタ２の１サイクルは後述する１００個分のマルチ
アクセスサイクルｍ　ａ　＋〜ｍａ１ｏｏに対応し、各
マルチアクセスサイクルを識別するマルチアクセスサイ
クル信号ｄ（第２図（Ｄ）参照）はアドレスバイアス用
メモリ１０に供給されるとともに外部に対して出力され
る。このサイクルカウンタ２の１サイクルはメモリ１６
に記憶される音声信号の１サンプリング期間に対応する
。

スタートアドレスレジスタ４は、外部からのスタートア
ドレス信号ｅ（第２図（Ｅ）参照）を格納し、これを減
算器８の一方の入力８ａに供給する。アドレスカウンタ
６は、サイクルカウンタ２により１００マルチアクセス
サイクル毎に発生されるサイクルカウント信号Ｃが供給
されることによりカウントアツプするアドレスカウント
信号９を発生し、減算器８のもう一方の入力８Ｃ及び加
算器１４の一方の入力１４ｂに供給する。このアドレス
カウンタ６はメモリの全てのアドレスに対してアクセス
し得るだけの桁数を必要とし、例えばメモリ１６が１バ
イトを１ワードとする１０Ｍバイトの容量を有する場合
には２４桁とする。

減算器８は、スタートアドレス信号ｅからアドレスカウ
ント信号ｇを減算した結果をアドレスバイアスデータｆ
として出力し、アドレスバイアス用メモリ１０の入力デ
ータバスに供給する。従って減算器８もアドレスカウン
タ６と同じ桁数が必要である。アドレスバイアス用メモ
リ１０は例えばスタティックＲＡＭ　（ＳＲＡＭ）から
なり、サイクルカウンタ２によって決まるマルチアクセ
スサイクル数（本実施例では１００）とメモリアクセス
アドレス信号ｊの桁数（２４）の積に対応する記憶容量
（１００Ｘ２４ビツト）を必要とする。このアドレスバ
イアス用メモリ１０のアドレスバスにはマルチアクセス
サイクル信号ｄが供給される。

アドレスバイアス用メモリ制御回路１２は、外部よりの
スタート信号すの状態に応じて書き込み信号りを発生し
、これがアドレスバイアス用メモリ１０のライトイネー
ブル端子に供給されその時のマルチアクセスサイクル信
号ｄの値をアドレスとしてアドレスバイアス用メモリ１
０の当該記憶領域にアドレスバイアスデータｆの値を書
き込む。

本実施例ではスタート信号すがＨレベルのときには書込
信号りを発生し、スタート信号すがＬレベルのときには
ｈ発生しないよう動作する。このスタート信号すは、外
部においてマルチアクセスサイクル信号ｄをデコードす
ることにより発生するよう制御することができる。

加算器１４は、入力１４ａ、１４ｂに供給されるデータ
を加算して１４ｃに出力する。入力１４ａにはアドレス
ノメイアス用メモリ１０の出力ｉが、又入力１４ｂには
アドレスカウント信号Ｑが供給される。加算器１４の出
力ｊは、アクセス用のアドレス信号としてメモリ１６に
供給される。

次に第２図のタイミングチャートを参照しつつ第１図の
回路の動作について説明する。

所定の周波数（例えばメモリ１６に記憶される音声デー
タのサンプリング周波数の１００倍の周波数とする）を
有するクロック信号ａがサイクルカウンタ２に供給され
ると、サイクルカウンタ２はこのクロック信号ａの立ち
上がりに同期してカウントアツプし各マルチアクセスサ
イクルを識別する１から１００までの値をマルチアクセ
スサイクル信号ｄとして出力するとともに、１００まで
カウントした時点でサイクルカウント信号Ｃを発生し再
び１からカウントする。アドレスカウンタ６はサイクル
カウント信号Ｃが立上がりに同期してカウントアツプす
るアドレスカウント信号ｑを出力し、第２図（Ｇ）に示
すように”’ｕ−１，ｕ、ｕ＋１・・・というように増
加する。

一方、マルチアクセスサイクル信号ｄは外部に対しても
出力されることから、これをもとに現在実行されている
マルチアクセスサイクルが、何番目のマルチアクセスサ
イクルであるのかを知ることができる。従って外部でこ
のマルチアクセスサイクル信号ｄに同期させて希望する
マルチアクセスサイクルのときにＨレベルとなるスター
ト信号すを発生させることは容易である。

第２図では、アドレスカウント信号９の値がＵであると
きにマルチアクセスサイクルｍａｔ　とｍａ４５は既に
スタート状態となっており、次のＵ＋１のときに新たに
マルチアクセスサイクルｍａ２においてスタート信号す
がＨレベルとされることによりｍ　ａ　２もスタート状
態とされた例を示している。又、スタート信号すをＨレ
ベルとする以前にスタートアドレスレジスタ４には外部
からスタートアドレス入力信号ｅが格納されており、こ
れはメモリ１６中で読み出しを開始したいアドレスから
１小さい値とする。例えば、第２図の例ではアドレスカ
ウント信号ＱがＵの期間中のマルチアクセスサイクルｍ
　ａ　２において、スタートアドレス入力信号ｅとして
６０００番地で指定されており、こればスタートアドレ
スレジスタ４に格納される。

各マルチアクセスサイクルでは減睡器８においてスター
トアドレスレジスタより出力されるスタートアドレスｅ
の値からアドレスカウント信号ａの値が減算され、その
結果がアドレスバイアスデータｆとして出力される。

第２図において、アドレスカウント信号ｑの値がＵのＷ
ｊ間中マルチアクセスサイクルｍ　ａ　＋　とｍａ４５
ではスタート信号すがＨレベルであるからアドレスバイ
アス用メモリ１０のｍａ、、ｍａ４５に対応するアドレ
スには書き込みは行なわれず、最後に書き込みが行なわ
れたときの値Ｘ、ｙが夫々保持される（同図（１）参照
）。一方ｑの値がＵのＪＦＪ間中マルチアクセスサイク
ルｍａｌ、ｌ１ａ４５以外のマルチアクセスサイクル、
例えばｍａｚではスタート信号すがＨレベルであって書
込信号りが発生するから、これらのアドレスには６００
０−　ｕという値が書き込まれ、この値はアドレスカウ
ント信号ｑのカウントアツプによって次々と更新され、
その内容はスタートアドレスｅとアドレスカウント信号
ｑの差に等しい。従ってスタートアドレスの設定は、少
なくともスタート信号すをＨレベルとする直前のサンプ
リング期間までに行なう必要がある。

第２図（Ｉ）のアドレスバイアス用メモリ１０の出力ｉ
がマルチアクセスサイクルｍ　ａ　ＩでＸとなっている
のは、スタート信号すがｍａＩでＬレベルであった最後
のサイクルのときにアドレスバイアスデータｆの値がＸ
であったことを示し、又ｍ　ａ　ｓでｙとなっているの
は、スタート信号すがｍ　ａ　ｓでＬレベルであった最
後のサイクルのときにアドレスバイアスデータでの値が
ｙであったことを示している。

アドレスバイアス用メモリ１０は、書込信号りがＬレベ
ルであるマルチアクセスサイクルのサイクルカウント信
＠ｄをアドレス信号として、該当するアドレスの内容を
次々に読み出す。従って、アドレスバイアス用メモリ出
力信号ｉは、スタート信号すがＬＬ／ベルからＨレベル
に変化する直前のアドレスバイアスデータｆの値となる
。本実施例の場合にはアドレスカウント信号ｑの値がＵ
の期間中はｍａ、に対してｘ、ｍａ（、に対してｙとな
っている。従ってアドレスバイアス用メモリ信号ｉは、
スタート信号すによっであるマルチアクセスサイクルの
アクセスが開始されたときに、そのマルチアクセスサイ
クルに対するアドレスバイアスを与える。

各マルチアクセスサイクルにおいて、メモリ１６の連続
したアドレスに対してアクセスを行なう場合（例えば一
定範囲の連続したアドレスに記憶された音声データをア
クセスする場合）には、このアドレスバイアスとなるア
ドレスバイアス用メモリ出力信号ｉとアドレスカウント
信号９とを加算器１４において加算することによって夫
々のマルチアクセスサイクル毎にスタートアドレスを先
頭とする連続的なアドレスを発生することができる。第
２図（Ｊ）はこの加算器１４の出力であるメモリアクセ
ス用アドレス信号ｊであり、アドレスカウント信号ｑの
値がＵのときにマルチアクセスサイクルｍ　ａ　＋では
Ｘ＋ｕ、ｍａ４５ではｙ＋Ｕがメモリアクセス用アドレ
スとして出力される。

アドレスカウント信号ｑの値がｕ＋ｉとなると第２図（
Ｂ）に示すようにスタート信号すがマルチアクセスサイ
クルｍ　ａ　ｚにおいても（」レベルとされ書込信号り
がＬレベルとなり、マルチアクセスサイクルｍａ２も実
行が開始される。これによってアドレスバイアス用メモ
リ１０のマルチアクセスサイクルｍａ２に対応するアド
レスには６０００−Ｕの値が保持され、この時以降のマ
ルチアクセスサイクルｍ　ａ　２においてこの値がアド
レスバイアス用メモリ出力信ｊ３（アドレスバイアス）
ｉとして出力される。従って加算器１４からはアドレス
カウント信号Ｑの値がｕ＋１となった時にｌａ２に対し
て６００１という値をメモリ先頭アドレスとして出力し
、これ以降はマルチアクセスサイクルｍａ＋　、ｍａ２
．ｍａｓの実行が行なわれる。

本実施例では上記のように１００個のマルチアクセスサ
イクルを設りており、最大１００回線に対して異なるス
タートアドレスから異なったタイミングで連続マルチア
クセスを行なうことができる。

当然のことながらマルチアクセスサイクルの数は１００
個に限られることはなく任意のマルチアクセスサイクル
を設けることができる。

第３図は本発明の第２実施例のブロック図であり、第１
図と同−構成部分及び同一種類の信号には同一符号が付
しである。サイクルカウンタ２は第１図に示すものと同
様のもので８桁のカウンタＩＣで構成され、１００個分
のマルチアクセスサイクルをカウントするとサイクルカ
ウント信号Ｃを発生してアドレスカウンタ６に供給する
。アドレスバイアス用メモリ１０は第１回のアドレスバ
イアス用メモリ１０と同様の動作を行なうが、本実施例
では書き込みデータはアドレスカウンタ６より供給され
、読み出しデータを減算器２２に対して出力する。この
アドレスバイアス用メモリ１０は、書き込み信号りが供
給されることにより実行されていないマルチアクセスサ
イクルに対してはサイクルカウンタ２より供給されるマ
ルチアクセスサイクル信号ｄをアドレスとしてカウント
アツプされるアドレスカウント信号９の値を次々に書き
込む。一方、あるマルチアクセスサイ１クルの実行が開
始されるとその時点でのアドレスカウント信号Ｑの値を
そのマルチアクセスサイクルに対応するアドレスに保持
し、そのマルチアクセスサイクル期間中はその値を出力
する。

減算器２２は少なくともアドレスカウンタ６と同じ桁数
を必要とし、入力２２ａに供給されるアドレスバイアス
用メモリ１０の出力値にと、入力２２ｂに供給されるア
ドレスカウント信号Ｑの値とを減算する。この時、実行
が開始されていないマルチアクセスサイクルに対しては
アドレスバイアス用メモリ１０の出力値とアドレスカウ
ント信号Ｑの値とが等しいため減算結果は常にゼロとな
る。一方丈行中のマルチアクセスサイクルに対してはア
ドレスバイアス用メモリ１０の出力値にとしてそのマル
チアクセスサイクルの実行が開始された時点でのアドレ
スカウント信号の値が保持されているため、その減算結
果はそのマルチアクセスサイクルの大口が開始された時
点がゼロであり、そこからアドレスカウント信号Ｑのカ
ウントアツプに伴って１ずつ増加する。

また、この減算器２２は、その減算結果を下位ｍビット
及び上位ｎビットに分けて夫々２２Ｃ０２２ｄより出力
する。この下位ｍビットは、多数のブロックに分割され
たメモリの１ブロツク（２ｍワードの容量を有する）中
のアドレスを指定するためのアドレスデータとなる。ま
た上位ｎビットはマツプ用メモリ２４に供給される。

ファイル指定データ用メモリ２０は、（マルチアクセス
サイクル数（１００））ｘ（ファイル数）ワードの記憶
容置を有しており、メモリ１に書き込まれるファイル毎
に割り撮られるファイル指定データを記憶するものであ
る。この記憶動作はメモリ１６にファイルデータが書き
込まれる際にＣＰＬＪ２６の制御によって行なわれる。

このファイル指定データは、実行中のマルチアクセスサ
イクルにおいて読み出されマツプ用メモリ２４に乏ビッ
トの信号ｐとして供給される。例えば第１のマルチアク
セスサイクルにおいて４１目のファイルにアクセスして
いる場合には、ｐとしては“４”という値が第１のマル
チアクセスサイクル期間中に出力され、第２のマルチア
クセスサイクルにおいて７番目のファイルにアクセスし
ている場合にはｐとしては“７”という値が第２のマル
チアクセスサイクル期間中に出力される。

マツプ用メモリ２４には制御手段となるＣＰＵ２６によ
りファイルをダイナミックに（連続していないブロック
に）メモリ１６上に分割して書き込んだ時の一連のブロ
ックアドレスが記憶される。

この記憶動作もメモリ１６上へのファイル書き込み時（
ファイルの更新時も含む）に行なわれ、減算器よりのｎ
ビットのデータ０及びファイル指定データｐによって記
憶アドレスを指定する。

−例としてメモリ１６上の第１ブロツクから第１０ブロ
ツクまではファイル１が、第１１ブロツクから第１５ブ
ロツクまではファイル２が、また第１６ブロツクから第
２５ブロツクまではファイル３が記憶されている状態か
らファイル２を削除して１０ブロック分のファイル４を
書き込む場合を考える。ＣＰＬＩ２６は、この場合にフ
ァイル４の前半の５ブロック分は第１１ブロツクから第
１５ブロツクまでに書き込み、後半の５ブロック分は第
２６ブロツクから第３０ブロツクまでに書き込むように
、マツプ用メモリ２４の出力ｔをメモリ１６のアドレス
を指定する上位ｎビットとして、即ち第１１〜第１５ブ
ロツク及び第２６〜第３０ブロツクを指定するアドレス
として出力するよう制御する。これと同時にマツプ用メ
モリ２４は、減算器２２の出力０及びファイル指定デー
タ用メモリ２０の出力ｐを自分自身のアドレスとして、
出力ｔとして出力すべきメモリ１６のブロック指定用ア
ドレスデータを各ファイル毎に記憶する。

メモリ１６からファイル４を読み出す場合に、例えばそ
れが第１のマルチアクセスサイクルにおいて実行される
場合には、ファイル指定データ用メモリ２０は第１のマ
ルチアクセスサイクルを示すサイクルカウント信号が入
力されることによって“４″という値を示す信号ｐをマ
ツプ用メモリ２４に供給し、マツプ用メモリ２４は、こ
のｐを上位Ｌビット、減算器２２より供給される信号０
を下位ｎビットとするアドレスから、ファイル４がメモ
リ１６上に記憶されているブロックを指定するｎビット
のアドレス信号ｔを出力する。これによってメモリ上で
は不連続なブロックに記憶されているファイル４も連続
したデータとして読み出すことができる。

発明の効果 上述の如く、本発明によれば、スタートアドレスメモリ
に連続的に格納された情報を複数個の任意のスタートア
ドレスから夫々独立なタイミングでアクセス可能とした
ことにより、メモリアドレスをファイルの情報ｍの多少
に応じて複数のファイル毎に分割して使用したり、１つ
のファイルの一部だけを抜き出して提供したりすること
が容易にでき、画像情報や音楽情報等の人容珊情報を大
容量メモリ中に複数種類格納しておいて、このうちの任
意の情報をリクエストに応じて複数のユーザーに対し即
時に頭出しをして提供することができる。

また、メモリのアドレス空間を所定のアドレス単位のブ
ロックに分割し、制御手段によって不連続なブロックに
対しての書き込み又は読み出しを可能としたので、複数
ファイル中の一部を削除してそれよりも情報量の多いフ
ァイルを書き込む場合にも、削除されたファイルが記憶
されていた領域が未使用のまま残るということはないた
め、メモリの使用効率は低下せず、従って上記のような
ファイルの更新を何回も繰り返し行なうことができ、操
作性が向上する等の特長を有する。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は第
１図に示す回路の動作を示すタイミングチャート、第３
図は本発明の第２実施例のブロック図である。 ２・・・サイクルカウンタ、４・・・スタートアドレス
レジスタ、６・・・アドレスカウンタ、８．２２・・・
減算器、１０・・・アドレスバイアス用メモリ、１２・
・・アドレスバイアス用メモリ制御回路、１４・・・加
算器、１６・・・メモリ、２ｏ・・・ファイル指定デー
タ用メモリ、２４・・・マツプ用メモリ、２６・・−、
、ｃ　ｐ　ｕ。 特許出願人　日本ビクター株式会社

Claims (2)

【特許請求の範囲】
1. （１）データを記憶するメモリと、 該メモリのアドレスをカウントするアドレスカウント信
   号を発生するアドレスカウンタと、サイクルカウント信
   号を該アドレスカウンタに供給し該アドレスカウント信
   号をカウントアップするとともに、該サイクルカウント
   信号の１周期を複数のマルチアクセスサイクル期間に分
   割し各マルチアクセスサイクルを識別するマルチアクセ
   スサイクル信号を発生するサイクルカウンタと、 該メモリ上の任意のスタートアドレス信号を格納するス
   タートアドレスレジスタと、 該スタートアドレス信号と該アドレスカウント信号とを
   減算しその結果をアドレスバイアス信号として出力する
   減算器と、 該マルチアクセスサイクル信号によって指定されるアド
   レスにマルチアクセスサイクルの実行が開始された時点
   での該アドレスバイアス信号の値を保持するとともに、
   夫々のアドレスに保持された該アドレスバイアス信号を
   対応する実行中のマルチアクセスサイクル期間中に出力
   するアドレスバイアス用メモリと、 該アドレスバイアス用メモリの出力値と該アドレスカウ
   ント信号の値とを加算する加算器と、を具備することを
   特徴とするマルチアクセスメモリ制御回路。
2. （２）ｍビットのアドレスで指定されるブロックを単位
   として複数のファイルデータが記憶されるメモリと、 該メモリのアドレスをカウントするアドレスカウント信
   号を発生するアドレスカウンタと、サイクルカウント信
   号を該アドレスカウンタに供給し該アドレスカウント信
   号をカウントアップするとともに、該サイクルカウント
   信号の１周期を複数のマルチアクセスサイクルに分割し
   各マルチアクセスサイクルを識別するマルチアクセスサ
   イクル信号を発生するサイクルカウンタと、 該マルチアクセスサイクル信号によって指定されるアド
   レスにマルチアクセスサイクルの実行が開始された時点
   での該アドレスカウント信号の値をアドレスバイアス信
   号として保持するとともに、夫々のアドレスに保持され
   た該アドレスバイアス信号を対応する実行中のマルチア
   クセスサイクル期間中に出力するアドレスバイアス用メ
   モリと、 該アドレスバイアス信号の値と該アドレスカウント信号
   の値とを減算し、これによって得られた値の下位ｍビッ
   トを該メモリに供給する減算器と、 該メモリに記憶されたファイルのファイル指定データを
   記憶するとともに、任意のファイルのアクセスを要求さ
   れたときはそのファイルのファイル指定データを所定の
   マルチアクセスサイクル期間中に出力するファイル指定
   データ用メモリと、 該減算器の減算結果の上位ｎビットのデータ及び該ファ
   イル指定データをアドレスとして夫々のファイルに対す
   るブロック単位の実行アドレスを記憶し該メモリに供給
   するマップ用メモリと、 該メモリのファイル配置を管理し、ファイル書き込み時
   に該メモリ上のファイルを書き込むアドレスを指定する
   制御手段と、 を具備することを特徴とするマルチアクセスメモリ制御
   回路。