JPS6033628A - 可変キュ−メモリ - Google Patents
可変キュ−メモリInfo
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- JPS6033628A JPS6033628A JP14292383A JP14292383A JPS6033628A JP S6033628 A JPS6033628 A JP S6033628A JP 14292383 A JP14292383 A JP 14292383A JP 14292383 A JP14292383 A JP 14292383A JP S6033628 A JPS6033628 A JP S6033628A
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- data
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/066—User-programmable number or size of buffers, i.e. number of separate buffers or their size can be allocated freely
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力データ値をデータメモリに一時貯えてお
き、要求に応じてデータメモリからの読み出しを行うキ
ー−メモ１月こ藺し、詳しくは入力識別番号毎に入力デ
ータ数の増減に応じてデータメモリの割当て（・行うこ
とを′特徴とする可変キューメモリに関するものである
。
き、要求に応じてデータメモリからの読み出しを行うキ
ー−メモ１月こ藺し、詳しくは入力識別番号毎に入力デ
ータ数の増減に応じてデータメモリの割当て（・行うこ
とを′特徴とする可変キューメモリに関するものである
。
従来キューメモ１月こおいてキューメモリの長さは、あ
らかじめ固定長が割り当てられており、入力データ数が
ダイナミックに増加した場合、７１応しきれずキー−メ
モリが一杯になってしま′二）ため、キー−メモリのオ
ーバーフローが生じやすかった。
らかじめ固定長が割り当てられており、入力データ数が
ダイナミックに増加した場合、７１応しきれずキー−メ
モリが一杯になってしま′二）ため、キー−メモリのオ
ーバーフローが生じやすかった。
キー−メモリの割当てを予め行うｆ：めには、データ量
のダイナミックＩＳ椎定を行っておく必要があり、デー
ｌ量が途中で変化する場合には困難であった。
のダイナミックＩＳ椎定を行っておく必要があり、デー
ｌ量が途中で変化する場合には困難であった。
本発明の目的は、キューメモリの領域割当てをデータ量
の増減ζこ応じて可変とし、キー−メモリのオーバフロ
ーを防ぐ可変キューメモリを提供することζこある。
の増減ζこ応じて可変とし、キー−メモリのオーバフロ
ーを防ぐ可変キューメモリを提供することζこある。
本発明は、入力データに含まれるデータ値を入力とし、
一時貯えておくデータメモリと、前記データメモリのア
ドレスの一部及び内部状態を貯えておく占有ブロックア
ドレスメモリと、前記データメモリのアドレスの一部を
貯えておく使用中アドレス制御部と前記占有ブロックア
ドレスメモリのアドレス、及び前記データメモリの空き
ブロックアドレスを貯えておく空きブロックアドレスメ
モリと、前記各々のメモリの制御を行うメモリ制御部と
から構成される。
一時貯えておくデータメモリと、前記データメモリのア
ドレスの一部及び内部状態を貯えておく占有ブロックア
ドレスメモリと、前記データメモリのアドレスの一部を
貯えておく使用中アドレス制御部と前記占有ブロックア
ドレスメモリのアドレス、及び前記データメモリの空き
ブロックアドレスを貯えておく空きブロックアドレスメ
モリと、前記各々のメモリの制御を行うメモリ制御部と
から構成される。
前記データメモリは、データ値を貯えておくメモリとそ
の、読み出しデータ値をクロックに同期してラッチする
レジスタａから構成される。
の、読み出しデータ値をクロックに同期してラッチする
レジスタａから構成される。
前記占有ブロックアドレスメモリは書き込みデータ値Ｇ
こ対するマルチプレクサとメモリ七から構成さ２″１５
る。
こ対するマルチプレクサとメモリ七から構成さ２″１５
る。
前記空きブロックアドレスメモリは、前記データメモリ
と前記占有ブロックアドレスメモリのアドレスを発生す
る読み出しカウンタ及び書きこみカウンタと、その各々
のカウンタの読み出し値をマルチプレクサするマルチプ
レクサと、読み出し値の一部どうしを比較する比較器と
、読み出し値の一部が各々ゼロであるかどうかを判定下
るゼロ検出器とから構成される。
と前記占有ブロックアドレスメモリのアドレスを発生す
る読み出しカウンタ及び書きこみカウンタと、その各々
のカウンタの読み出し値をマルチプレクサするマルチプ
レクサと、読み出し値の一部どうしを比較する比較器と
、読み出し値の一部が各々ゼロであるかどうかを判定下
るゼロ検出器とから構成される。
前記空きブロックアドレスメモリは、その書きこみ入力
データ値をマルチプレクサするマルチプレクサと空きブ
ロックアドレスを貯えておくメモリとから構成される。
データ値をマルチプレクサするマルチプレクサと空きブ
ロックアドレスを貯えておくメモリとから構成される。
前記メモリ制御部は前ａ己各メモリからの状態信号を受
けて、前記各メモリへ読み出し書きこみ制御信号を送る
プログラマブルロジックアレイとから構成される。
けて、前記各メモリへ読み出し書きこみ制御信号を送る
プログラマブルロジックアレイとから構成される。
以上本発明の構成について述べたが、その詳細について
は以下の図面ｌこ示−丁実施例をもって説明する。
は以下の図面ｌこ示−丁実施例をもって説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、１はデータメモリ、２は占有ブロックアド
レスメモリ、３は使用中アドレス制御部、４は空きブロ
ックアドレスメモリ、５はメモＩＪ 制御部、１１〜２
０は信号である。
レスメモリ、３は使用中アドレス制御部、４は空きブロ
ックアドレスメモリ、５はメモＩＪ 制御部、１１〜２
０は信号である。
図に示したように、データメモリ１は占有ブロックアド
レスメモリ２からの信号１３ヲアドレスとしてアクセス
され、メモリ制御部からの信号１５Ｇこより書きこみま
たは読み出しを制御され、入力データ１１の一部′であ
るデータ値の書きこみが行われるか、信号線１４ヘデー
タ値を読み出される。データメモリｌはブロックと呼ば
れる同じ大きさのメモリ領域に分割され、キー−メモリ
として機能する。各ブロックは入力データ数に応じてダ
イナミックにｇｌＩｉてられる。この制御はメモリ制御
部５により行イっれ、新しいブロックが必要となった時
には空きブロックアドレスメモリ４から追加ブロックを
取り出（７占有ブロツクアドレスメモリ２１こ登録ξ７
− プロ、７クカ５イ吏用ｌ斉Ｖた′っ１一時りこＬゴ
ー 占有ブロックアドレスメモリ２がら空きブロックア
ドレスメモリ４ヘブロツク−’Ｈ移Ｔ。
レスメモリ２からの信号１３ヲアドレスとしてアクセス
され、メモリ制御部からの信号１５Ｇこより書きこみま
たは読み出しを制御され、入力データ１１の一部′であ
るデータ値の書きこみが行われるか、信号線１４ヘデー
タ値を読み出される。データメモリｌはブロックと呼ば
れる同じ大きさのメモリ領域に分割され、キー−メモリ
として機能する。各ブロックは入力データ数に応じてダ
イナミックにｇｌＩｉてられる。この制御はメモリ制御
部５により行イっれ、新しいブロックが必要となった時
には空きブロックアドレスメモリ４から追加ブロックを
取り出（７占有ブロツクアドレスメモリ２１こ登録ξ７
− プロ、７クカ５イ吏用ｌ斉Ｖた′っ１一時りこＬゴ
ー 占有ブロックアドレスメモリ２がら空きブロックア
ドレスメモリ４ヘブロツク−’Ｈ移Ｔ。
占有フロックアドレスメモリては、入力データ１１の一
部であるデータ識別番号毎に、データメモリ１の各ブロ
ックのうち、データが貯えられ占有されているブロック
の番号を保持している。占有ブロックメモリ２は使用中
アドレス制御部３からの信号１２ヲアドレスとしてアク
セスされ、メモリ制御部５力１らの信号Ｉ６の一部によ
り書きこみ読み出しを制御され、空きブロックアドレス
メモリ４からの信チＩ８の一部のデータの沓きこみまた
は信号１８の一部へのデータの読み出しが１゛１′われ
る。占有ブロックメモリ２の中ζこ貯えら石、ているブ
ロックアドレスの更新は、データメモリ１へのデータ店
゛きこみが行われたブロックが一杯になったときに新し
い空きブロックアドレスを空きブロックアドレスメモリ
４から転送する場合と、データメモリ１からのデータ読
み出し力９了われたブロックが用済ｌこなりたときｌこ
、用済みブロックを解放し、空きブロックアドレスメモ
リ４へ用済みブロックアドレスヲ帖送する場合とに生じ
る。
部であるデータ識別番号毎に、データメモリ１の各ブロ
ックのうち、データが貯えられ占有されているブロック
の番号を保持している。占有ブロックメモリ２は使用中
アドレス制御部３からの信号１２ヲアドレスとしてアク
セスされ、メモリ制御部５力１らの信号Ｉ６の一部によ
り書きこみ読み出しを制御され、空きブロックアドレス
メモリ４からの信チＩ８の一部のデータの沓きこみまた
は信号１８の一部へのデータの読み出しが１゛１′われ
る。占有ブロックメモリ２の中ζこ貯えら石、ているブ
ロックアドレスの更新は、データメモリ１へのデータ店
゛きこみが行われたブロックが一杯になったときに新し
い空きブロックアドレスを空きブロックアドレスメモリ
４から転送する場合と、データメモリ１からのデータ読
み出し力９了われたブロックが用済ｌこなりたときｌこ
、用済みブロックを解放し、空きブロックアドレスメモ
リ４へ用済みブロックアドレスヲ帖送する場合とに生じ
る。
使用中アドレス制御部３１こは入力データ１１の一部で
あるデータ識別番号毎に、占有ブロックアドレスメモリ
３のアドレスさデータメモリ１のアドレスを読み出しア
ドレス及び書きこみアドレスの各々を貯えられており、
入力データ１１が有効である場合に更新がなされる。読
み出し書きこみの制御はメモリ制御部５からの信号１７
により行われる。
あるデータ識別番号毎に、占有ブロックアドレスメモリ
３のアドレスさデータメモリ１のアドレスを読み出しア
ドレス及び書きこみアドレスの各々を貯えられており、
入力データ１１が有効である場合に更新がなされる。読
み出し書きこみの制御はメモリ制御部５からの信号１７
により行われる。
夜キブロックアドレスメモリ４にはデータメモリ１のう
ちまた使用されてい１よいブロックの番号が貯えられて
おり、メモリ制御部からの信号１９により読み出し書き
こみが制御され、占有ブロックアドレスメモリ２との間
でブロックアドレス１８の転送が行われる。空きブロッ
クアドレスメモリ４ｆ１それ自身がキー−メモリとして
の動作を行ない、先読み先出しの規則に従がって制御さ
れる。
ちまた使用されてい１よいブロックの番号が貯えられて
おり、メモリ制御部からの信号１９により読み出し書き
こみが制御され、占有ブロックアドレスメモリ２との間
でブロックアドレス１８の転送が行われる。空きブロッ
クアドレスメモリ４ｆ１それ自身がキー−メモリとして
の動作を行ない、先読み先出しの規則に従がって制御さ
れる。
メモリ制御部５はデータメモリ１、占有ブロックアドレ
スメモリ２、使用中アドレス制御部３、空きブロックア
ドレスメモリ４からの読み出しデータ、入力データ１１
ヲ入力とし、前記各メモリの読み出し観きこみの制御、
内部状態を出力ａＴる組み合わぜ論理回路である。通常
プロクラマブルロジック・アレイあるいは各種の論理ゲ
ート類を用いて構成される。
スメモリ２、使用中アドレス制御部３、空きブロックア
ドレスメモリ４からの読み出しデータ、入力データ１１
ヲ入力とし、前記各メモリの読み出し観きこみの制御、
内部状態を出力ａＴる組み合わぜ論理回路である。通常
プロクラマブルロジック・アレイあるいは各種の論理ゲ
ート類を用いて構成される。
本発明の可変キューメモリからの出力データは入力デー
タ１１の一部とデータメモリ１からの読み出しデータ１
４とメモリ制御部５からの出力信号２０とから構成され
る。
タ１１の一部とデータメモリ１からの読み出しデータ１
４とメモリ制御部５からの出力信号２０とから構成され
る。
第２図は第１図のより詳細なブロック図である。
図において、１０１〜１０２はメモリ、１０３〜１０４
はカウンタ、１０５はメモリ、１０６はプログラマブル
ロジックアレイ、１０７はレジスタ、１０８〜１０９は
マルチプレク→ノー、１１０ 、１．１２は上口検出器
、１１１は比較器、１１３〜１１４はマルチプレクサ、
２０１〜２４１（ま信号であ＜）。
はカウンタ、１０５はメモリ、１０６はプログラマブル
ロジックアレイ、１０７はレジスタ、１０８〜１０９は
マルチプレク→ノー、１１０ 、１．１２は上口検出器
、１１１は比較器、１１３〜１１４はマルチプレクサ、
２０１〜２４１（ま信号であ＜）。
図に示したように信号２０１〜２０８は外部から本発明
のｈＪ変キー−メモリに入力されるデータであり、第１
図における入力データ１１に対応す、う。信号２１０〜
２１２は第１図における占有ブロックアドレスメモリ２
とメモリ制御部５との間の制御信号であり第１図におけ
る信号１６に対応する。信号２２０〜２２４は第１図に
おける使用中アドレス制御部３とメモリ制御部５との間
の制御信号であり、第１図における信号１７ζこ対応す
る。信号２３０．１３は第１図における使用中アドレス
制御部３とメモリ制御部５との間の信号で、第１図にお
ける信号１８に対応する。信号２４０〜２４２は、第１
図における空きブロックアドレスメモリ４さメそり制御
部５との間の信号で、第１図における信号１９に対応す
る。信号２５０〜２５２は第４図におけるメモリ制御部
５から本発明の可変キー−メモリの外部回路へ出力され
る信号であり、第１図における信号２０に対応する。信
号２６０〜２６５は各部分回路の内部信号である。
のｈＪ変キー−メモリに入力されるデータであり、第１
図における入力データ１１に対応す、う。信号２１０〜
２１２は第１図における占有ブロックアドレスメモリ２
とメモリ制御部５との間の制御信号であり第１図におけ
る信号１６に対応する。信号２２０〜２２４は第１図に
おける使用中アドレス制御部３とメモリ制御部５との間
の制御信号であり、第１図における信号１７ζこ対応す
る。信号２３０．１３は第１図における使用中アドレス
制御部３とメモリ制御部５との間の信号で、第１図にお
ける信号１８に対応する。信号２４０〜２４２は、第１
図における空きブロックアドレスメモリ４さメそり制御
部５との間の信号で、第１図における信号１９に対応す
る。信号２５０〜２５２は第４図におけるメモリ制御部
５から本発明の可変キー−メモリの外部回路へ出力され
る信号であり、第１図における信号２０に対応する。信
号２６０〜２６５は各部分回路の内部信号である。
第２図における一点鎖線で囲んだブロック１〜５は第１
図におけるブロック１〜５にそれぞれ対応している。
図におけるブロック１〜５にそれぞれ対応している。
信号２０１はクロック信号であり、■サイクルは、信号
２０１が”０”の期間と、“１”の期間の２つから次の
立ち下りまでが１サイクルである。ｌサイクル期間、入
力信号２０１〜２０８は同じ１！ｉｚｉこ保持される。
２０１が”０”の期間と、“１”の期間の２つから次の
立ち下りまでが１サイクルである。ｌサイクル期間、入
力信号２０１〜２０８は同じ１！ｉｚｉこ保持される。
出力レジスタ１０７はメモリ］（）１の読み出しデータ
２６５ ：５−、クロック２０１の立ち上りでラッチし
、次の立ち上りまで、そのデータを保持する。クロック
２０１はプログラマブルロジックアレイ１０６の入力と
しでも使われ、“０”の間はキューイング動作が行なわ
れ、１”レベルの間はアドレスの更新動作が行なわれろ
。
２６５ ：５−、クロック２０１の立ち上りでラッチし
、次の立ち上りまで、そのデータを保持する。クロック
２０１はプログラマブルロジックアレイ１０６の入力と
しでも使われ、“０”の間はキューイング動作が行なわ
れ、１”レベルの間はアドレスの更新動作が行なわれろ
。
信号２０２は読み出し哨きこみ切替制御調号であり、こ
の信号が０″のとき０４、メモリ１０１からデータが、
信号２０１が“０”の時、読み出され１．１３ヒみ出さ
れたデータ２６５はレジスタ１０７ｉこラッチされ、外
部回路への出力データ値１４として出力される。
の信号が０″のとき０４、メモリ１０１からデータが、
信号２０１が“０”の時、読み出され１．１３ヒみ出さ
れたデータ２６５はレジスタ１０７ｉこラッチされ、外
部回路への出力データ値１４として出力される。
信号２０２が０″であり、かつ信号２０１が”１”の時
はプログラマブルロジックアレイ“１０６”からのイン
クリメント信号２２３が１′となり、読み出しアドレス
・カウンタ１０３ Ｇ１１つインクリメントさンク１０
３のオフセット音ＩＳが”０”と１謀ったとき、Ｒ［］
ちセロ検出器１１０の値が“１”となったとき（ま、も
し読み出しアドレスカウンタ１０３と書きこみアドレス
カウンタ１０４と各々のブロックアドレス部を比較して
一致していない場合、即ち比較Ｊｉｌｌｌの出力信号２
２２が“０”の場合は、メモ’Ｊ１ｏｚ＋こ保持されて
いるブロックアドレスを解放する。この解放動作はプロ
グラマブルロジックアレイ１０６カ）らの読み出し席、
きこみ制御信号２１０が”０″となり、メモリ１０２か
らブロックアドレス１３ヲ読み出し、マルチプレクサ１
１３および信号線２６６ヲ介して、キューメモリ１０５
に書きこまれる。この時フ”ロクーラマブルロジック
アレイ１０６からの読み出し書きこみ制御信号２４１が
１”となって（、ｓる。
はプログラマブルロジックアレイ“１０６”からのイン
クリメント信号２２３が１′となり、読み出しアドレス
・カウンタ１０３ Ｇ１１つインクリメントさンク１０
３のオフセット音ＩＳが”０”と１謀ったとき、Ｒ［］
ちセロ検出器１１０の値が“１”となったとき（ま、も
し読み出しアドレスカウンタ１０３と書きこみアドレス
カウンタ１０４と各々のブロックアドレス部を比較して
一致していない場合、即ち比較Ｊｉｌｌｌの出力信号２
２２が“０”の場合は、メモ’Ｊ１ｏｚ＋こ保持されて
いるブロックアドレスを解放する。この解放動作はプロ
グラマブルロジックアレイ１０６カ）らの読み出し席、
きこみ制御信号２１０が”０″となり、メモリ１０２か
らブロックアドレス１３ヲ読み出し、マルチプレクサ１
１３および信号線２６６ヲ介して、キューメモリ１０５
に書きこまれる。この時フ”ロクーラマブルロジック
アレイ１０６からの読み出し書きこみ制御信号２４１が
１”となって（、ｓる。
信号２０２が“１”で、かつ信号２０１が”Ｏ”のとき
、入力データ値２０３はメモリ１０１１こ書きこまわ４
．１１℃えられる、このときプログラマブルロジックア
レイ１０６からは証み出し書きこみ制御信号１５力５’
ｌ“として出力される。メモリ１０１１こ書きこみ力Ｓ
生じたときは有効フラグ２５０が０”として外部［叶路
にクアレイ”１０６”からのインクリメント信号２２４
が“１”となり、データ識別番号２０４でアドレスされ
る書きこみアドレスカウンタ１０４の値が１つインクリ
メントされる。インクリメントされた結果アドレスカウ
ンタ１０４のオフセット部が°０”即ちセロ検出器１１
２の値が”ドとなり、かつキー−メモリ］０５に貯えら
れているブロックがあれは、キューメモリエンプティ信
号２４０が“０”となりキューメモリ１（）５からをき
ブロックを１つ新たにメモリ１０２へ追加登録がイ：ｆ
なわれる。この登録は、メモリ制御部１０６からの信号
２１０が”１＃となり、メモリ１０２を書きこみ状態に
することで行なイつれる。
、入力データ値２０３はメモリ１０１１こ書きこまわ４
．１１℃えられる、このときプログラマブルロジックア
レイ１０６からは証み出し書きこみ制御信号１５力５’
ｌ“として出力される。メモリ１０１１こ書きこみ力Ｓ
生じたときは有効フラグ２５０が０”として外部［叶路
にクアレイ”１０６”からのインクリメント信号２２４
が“１”となり、データ識別番号２０４でアドレスされ
る書きこみアドレスカウンタ１０４の値が１つインクリ
メントされる。インクリメントされた結果アドレスカウ
ンタ１０４のオフセット部が°０”即ちセロ検出器１１
２の値が”ドとなり、かつキー−メモリ］０５に貯えら
れているブロックがあれは、キューメモリエンプティ信
号２４０が“０”となりキューメモリ１（）５からをき
ブロックを１つ新たにメモリ１０２へ追加登録がイ：ｆ
なわれる。この登録は、メモリ制御部１０６からの信号
２１０が”１＃となり、メモリ１０２を書きこみ状態に
することで行なイつれる。
キューメモリ１０５にはメモリ制御部１０６から読み出
し書きこみ制御信号２４２が”１”として与えられ、キ
ューメモリ１０５は読み出し状態となる。キューメモリ
１０５から読み出されたブロックアドレス値２３０はマ
ルチプレクサ１１４を介して書きこみデータ２６４とな
りメモリ］０２＃こ簀゛きこまれる。キ−メモリ１０５
のアドレスとしては書きこみアドレスカウンタ１０４か
らのアドレス値２６２がマルチプレクサ１０８を介して
アドレス値１２となり、データ識別番号２０４と共に接
続され、与えられる。例えはデータ識別番号２０４を上
位アドレス、アドレス値１２ヲ下位アドレスとしてつな
げばよい。
し書きこみ制御信号２４２が”１”として与えられ、キ
ューメモリ１０５は読み出し状態となる。キューメモリ
１０５から読み出されたブロックアドレス値２３０はマ
ルチプレクサ１１４を介して書きこみデータ２６４とな
りメモリ］０２＃こ簀゛きこまれる。キ−メモリ１０５
のアドレスとしては書きこみアドレスカウンタ１０４か
らのアドレス値２６２がマルチプレクサ１０８を介して
アドレス値１２となり、データ識別番号２０４と共に接
続され、与えられる。例えはデータ識別番号２０４を上
位アドレス、アドレス値１２ヲ下位アドレスとしてつな
げばよい。
入力データ値２０３はメモリ１０１への書きこみデータ
となるほか、アドレスカウンタ１０３．１０４、メモリ
１０２、キー−メモリ１０５への初期セットデータとし
ても使われる。
となるほか、アドレスカウンタ１０３．１０４、メモリ
１０２、キー−メモリ１０５への初期セットデータとし
ても使われる。
データ識別番号２０４はキュー動作を行なう一連のデー
タ列に列して与えられている番号であり、キー−動作は
、このデータ識別番号２０４毎に行なわれる。即ち、デ
ータ識別番号２０４の個数分だけのキューメモリがある
ここと等価である。データ識別番号２０４の個数分だけ
のメモリ１０２、カウンタ１０３．１０４があり、この
データ識別番号２０４はアドレスとしても用いられる。
タ列に列して与えられている番号であり、キー−動作は
、このデータ識別番号２０４毎に行なわれる。即ち、デ
ータ識別番号２０４の個数分だけのキューメモリがある
ここと等価である。データ識別番号２０４の個数分だけ
のメモリ１０２、カウンタ１０３．１０４があり、この
データ識別番号２０４はアドレスとしても用いられる。
初期セット信号２０５はメモリ１０２、カウンタ１０３
、値を軌道する場合“ドとなり、通常のキュー動作を行
う場合は０”となる。初期ブロックアドレス値は入力デ
ータ線２０３を介してあらかじめに送しておく。例えは
、データ識別番号２０４の値が”１”のデータに対しで
、ブロックアドレス＠１”を割り当てるとすると、メモ
リ１０２ζこ入力データ線２０３を介してｌ″を送り、
データ識別番号“１”に苅応するメモリ１０２に書きこ
んでおく。有効フラグ２０６は入力データ値２０３が有
効か無効かを示しており、“０”のとき無効、１”のと
き有効である、無効の時は入力データ値２０３の省きこ
みはイーＪなわれず、消滅する。メモリ種別番号２０７
．２０８は初期セット時に入力データ値２０３をどのメ
モリに省きこむかを示す信号である。メモ’Ｊ １ｔｒ
ｎ別化号２０７．２０８の値ζこ応じ′Ｃ使用中アドレ
スメモリ３、空キブロックアドレスメモリ４への書きこ
みが行われる。
、値を軌道する場合“ドとなり、通常のキュー動作を行
う場合は０”となる。初期ブロックアドレス値は入力デ
ータ線２０３を介してあらかじめに送しておく。例えは
、データ識別番号２０４の値が”１”のデータに対しで
、ブロックアドレス＠１”を割り当てるとすると、メモ
リ１０２ζこ入力データ線２０３を介してｌ″を送り、
データ識別番号“１”に苅応するメモリ１０２に書きこ
んでおく。有効フラグ２０６は入力データ値２０３が有
効か無効かを示しており、“０”のとき無効、１”のと
き有効である、無効の時は入力データ値２０３の省きこ
みはイーＪなわれず、消滅する。メモリ種別番号２０７
．２０８は初期セット時に入力データ値２０３をどのメ
モリに省きこむかを示す信号である。メモ’Ｊ １ｔｒ
ｎ別化号２０７．２０８の値ζこ応じ′Ｃ使用中アドレ
スメモリ３、空キブロックアドレスメモリ４への書きこ
みが行われる。
信号２１１．２１２は１つ前のサイクルでメモ１月０２
に対し書きこみがイテイつれたか読み出しがイ〒なわれ
たかを示す。読み出しが行なイつれたとき”０”、香信
号２２０．２２１はゼロ検出器１１０，１１２各々の出
力信号であり、それぞれオフセット信号２６１．２６３
の値がゼロのとき”１”となり、ゼロでないとき”０”
となる。
に対し書きこみがイテイつれたか読み出しがイ〒なわれ
たかを示す。読み出しが行なイつれたとき”０”、香信
号２２０．２２１はゼロ検出器１１０，１１２各々の出
力信号であり、それぞれオフセット信号２６１．２６３
の値がゼロのとき”１”となり、ゼロでないとき”０”
となる。
信号２３０はキューメモリ１０５からのブロックアドレ
ス値読み出しデータである。
ス値読み出しデータである。
信号２４０はキューメモリ１０５に利用可能なブロック
アドレスが１つもないとき”１”となり、そうでないと
き”Ｏ″（！ｌ：なる。
アドレスが１つもないとき”１”となり、そうでないと
き”Ｏ″（！ｌ：なる。
信号２５０は出力データ値１４が有効であるか無効であ
るかを示すフラグ信号である。
るかを示すフラグ信号である。
信号２５１はメモＩＪＩＯＩ！こ貯えられているデータ
がないときに読み出しが行なわれたことを示すエンプテ
ィーエラー信号である。
がないときに読み出しが行なわれたことを示すエンプテ
ィーエラー信号である。
信号２５２はメモリ１０２に貯えられる容量の限度をこ
えて書きこみが行なわれたことを示すオーバーフローエ
ラー信号である。
えて書きこみが行なわれたことを示すオーバーフローエ
ラー信号である。
信号２６０は読み出しカウンタ１０３のブロックアドレ
スの読み出しデータであり、マルチプレクサ１０８ヲ介
してメモリ１０２のアドレスの−ｍ １２ （！： ｆ
、ｆる。
スの読み出しデータであり、マルチプレクサ１０８ヲ介
してメモリ１０２のアドレスの−ｍ １２ （！： ｆ
、ｆる。
信号２６１は読み出しカウンタ１０３のオフセットアド
レスの１（売み出しデータであり、マルチプレクサ１０
９ヲ介してメモリ１０１のアドレスの一部２１トなる。
レスの１（売み出しデータであり、マルチプレクサ１０
９ヲ介してメモリ１０１のアドレスの一部２１トなる。
信号２６２は書きこみカウンタ１０４のブロックアドレ
スの読み出しデータであり、マルチプレクサ１０８ヲ介
してメモリ１０２のアドレスの一部１２ トｆ、にる。
スの読み出しデータであり、マルチプレクサ１０８ヲ介
してメモリ１０２のアドレスの一部１２ トｆ、にる。
イ計号２６３は書きこみカウンタ１０４のオフセットア
ドレスの読み出しデータであり、マルチプレクサ１０９
ヲ介してメモリ１０１のアドレスの一部２１となる。
ドレスの読み出しデータであり、マルチプレクサ１０９
ヲ介してメモリ１０１のアドレスの一部２１となる。
４８号２６４はマルチプレクサ１１４の出力信号であり
、メモリ１０２の入力データとなる。
、メモリ１０２の入力データとなる。
信号２６５ ＆ＬＬメモリ１０１の読み出しデータであ
り、レジスタ１０７の入力データとなる。
り、レジスタ１０７の入力データとなる。
信号２６６はマルチプレクサ１１３の出力信号であり、
キューメモリ１０５の入力データとなる。
キューメモリ１０５の入力データとなる。
第３図は第２図におけるプログラマブルロジックアレイ
１０６の入出力論理図である。図において、入力信号は
信号２０６．２０２．２０１．２２０．２２１．２１２
．２４０．２０５．２０７．２０８であり、出力信号は
、１５．２２４．２１１．２２３．２４１．２５０．２
５１．２５２．２１０である。入力信号名の下に書いで
あるのは横一列がプログラマブルロジックアレイ１０６
のタームに和尚し、”０”はローレベル入力、“ｌ″は
ハイレベル入力、空欄のところは入力がローレベルでも
ハイレベルでもどちらでもよいことを示す。入力の条件
を満たしたときに出力はハイレベルとなる。
１０６の入出力論理図である。図において、入力信号は
信号２０６．２０２．２０１．２２０．２２１．２１２
．２４０．２０５．２０７．２０８であり、出力信号は
、１５．２２４．２１１．２２３．２４１．２５０．２
５１．２５２．２１０である。入力信号名の下に書いで
あるのは横一列がプログラマブルロジックアレイ１０６
のタームに和尚し、”０”はローレベル入力、“ｌ″は
ハイレベル入力、空欄のところは入力がローレベルでも
ハイレベルでもどちらでもよいことを示す。入力の条件
を満たしたときに出力はハイレベルとなる。
以上説明したように、本発明は、入力データ数の増減に
応じてキューメモリの長さ力）′変わるので、入力デー
タ数の変化ζこ対してダイナミックにメモリの割当てが
できるという特徴ヲ有し、メモリが効率よく使用され、
あらかじめ入力データ数の推定をするという負担が軽減
されるという効果をもつ。
応じてキューメモリの長さ力）′変わるので、入力デー
タ数の変化ζこ対してダイナミックにメモリの割当てが
できるという特徴ヲ有し、メモリが効率よく使用され、
あらかじめ入力データ数の推定をするという負担が軽減
されるという効果をもつ。
第１図は本発明の角変キーーメモリのシステムブロック
図、第２図は第１図の詳細なブロック図、第３図は第２
図におけるプログラマブルロジックアレイ１０６の入出
力論理を説明下６図である。 図においで１はデータメモリ、２は占有ブロックアドレ
スメモリ、３は使用中アトＩ／ス制御部、４は空きブロ
ックアドレスメモリ、５Ｃマメモリ制御部、１０１〜１
０２はメモリ、１０３〜１０４はカウンタ、１０５はメ
モリ、１０６はプログラマブルロジックアレイ、１０７
（ルジスク、１０８〜１０９はマルチプレクサ、１１０
．１１２はセロ検出器、１１１は比較器、１１３〜［１
４はマルチプレクサである。
図、第２図は第１図の詳細なブロック図、第３図は第２
図におけるプログラマブルロジックアレイ１０６の入出
力論理を説明下６図である。 図においで１はデータメモリ、２は占有ブロックアドレ
スメモリ、３は使用中アトＩ／ス制御部、４は空きブロ
ックアドレスメモリ、５Ｃマメモリ制御部、１０１〜１
０２はメモリ、１０３〜１０４はカウンタ、１０５はメ
モリ、１０６はプログラマブルロジックアレイ、１０７
（ルジスク、１０８〜１０９はマルチプレクサ、１１０
．１１２はセロ検出器、１１１は比較器、１１３〜［１
４はマルチプレクサである。
Claims (1)
- 入力データの一部であるデータ値を入力し一時貯えてお
くデータメモリサ、入力データの一部であるデータ識別
番号毎に前記データメモリのアドレスの一部及び内部状
態を貯えておく占有ブロックアドレスメモリと、前記占
有ブロックアドレスメモリのアドレス及び前記データメ
モリのアドレスの一部を生ｇＴる使用中アドレス制御部
と、前記データメモリの空きブロックアドレスを貯えて
おき前記使用中アドレス制御部に苅し追加ブロックアド
レス及び使用済ブロックアドレスの転送を行ない、現在
使用可能な空きブロック領域のアドレスを貯えてお（空
きブロックアドレスメモリと、入力データの一部及び前
記各々のメモリからの信号薯こより、前記データ識別番
号毎の入力データ数が増加しに場合ｌこは前記空きブロ
ックアドレスメモリに空きブロックがあれは、ブロック
を追加し、減った場合には前記占有ブロックアドレスメ
モリからブロックを削除するメモリ制御部とから構成さ
れることを特徴とする可変キー−メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14292383A JPS6033628A (ja) | 1983-08-04 | 1983-08-04 | 可変キュ−メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14292383A JPS6033628A (ja) | 1983-08-04 | 1983-08-04 | 可変キュ−メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6033628A true JPS6033628A (ja) | 1985-02-21 |
Family
ID=15326771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14292383A Pending JPS6033628A (ja) | 1983-08-04 | 1983-08-04 | 可変キュ−メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033628A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285343A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | メモリ読み出し回路 |
| JPH04336978A (ja) * | 1991-05-13 | 1992-11-25 | Yutani:Kk | インパクトレンチ |
| KR100397502B1 (ko) * | 2001-07-10 | 2003-09-13 | 엘지전자 주식회사 | 다중처리시스템의 프로세서 유닛간 동적 인터페이스 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533282A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Buffer control system |
| JPS5610753A (en) * | 1979-07-06 | 1981-02-03 | Fujitsu Ltd | Buffer control system |
| JPS58103037A (ja) * | 1981-12-14 | 1983-06-18 | Nec Corp | キユ−メモリ装置 |
| JPS58105344A (ja) * | 1981-12-17 | 1983-06-23 | Sumitomo Electric Ind Ltd | バツフアメモリ管理方式 |
| JPS58117044A (ja) * | 1981-12-30 | 1983-07-12 | Fujitsu Ltd | デ−タ処理方式 |
-
1983
- 1983-08-04 JP JP14292383A patent/JPS6033628A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533282A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Buffer control system |
| JPS5610753A (en) * | 1979-07-06 | 1981-02-03 | Fujitsu Ltd | Buffer control system |
| JPS58103037A (ja) * | 1981-12-14 | 1983-06-18 | Nec Corp | キユ−メモリ装置 |
| JPS58105344A (ja) * | 1981-12-17 | 1983-06-23 | Sumitomo Electric Ind Ltd | バツフアメモリ管理方式 |
| JPS58117044A (ja) * | 1981-12-30 | 1983-07-12 | Fujitsu Ltd | デ−タ処理方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285343A (ja) * | 1985-10-09 | 1987-04-18 | Nec Corp | メモリ読み出し回路 |
| JPH04336978A (ja) * | 1991-05-13 | 1992-11-25 | Yutani:Kk | インパクトレンチ |
| KR100397502B1 (ko) * | 2001-07-10 | 2003-09-13 | 엘지전자 주식회사 | 다중처리시스템의 프로세서 유닛간 동적 인터페이스 방법 |
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