JPS6244303B2 - - Google Patents

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JPS6244303B2
JPS6244303B2 JP57108812A JP10881282A JPS6244303B2 JP S6244303 B2 JPS6244303 B2 JP S6244303B2 JP 57108812 A JP57108812 A JP 57108812A JP 10881282 A JP10881282 A JP 10881282A JP S6244303 B2 JPS6244303 B2 JP S6244303B2
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JP57108812A
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JPS58225432A (ja
Inventor
Morishige Kaneshiro
Junichi Kihara
Keizo Aoyanagi
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP57108812A priority Critical patent/JPS58225432A/ja
Priority to US06/506,363 priority patent/US4598362A/en
Publication of JPS58225432A publication Critical patent/JPS58225432A/ja
Publication of JPS6244303B2 publication Critical patent/JPS6244303B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は複数の独立処理系を各種機器が共用す
る情報処理システムに適用され、各機器からの要
求を管理する要求バツフア装置に関する。
〔発明の技術的背景とその問題点〕
一般にこの種の要求バツフア装置にはフアース
ト・イン・フアースト・アウト（FIFO）メモリ
構成の要求バツフアが設けられていた。各機器か
らの所望の独立処理系、例えばメモリバンクへの
要求（バンクアクセス要求）はその要求順に
FIFO構成の要求バツフアに格納される。要求バ
ツフア装置は各メモリバンクのレデイー／ビジー
状態を監視しており、レデイー状態（すなわちア
クセス可）となつたメモリバンクがあれば、要求
バツフアに格納されている先頭の要求が当該メモ
リバンクへの要求であるか否かを判断する。そし
て、「YES」であれば上記先頭の要求が要求バツ
フアから出力される。これにより該当するメモリ
バンクがアクセスされる。一方、「NO」であれ
ば、上記先頭の要求の出力は該当するメモリバン
クがレデイー状態となるまで待たされる。このよ
うに、従来の要求バツフア装置では、各機器から
の要求はその要求の古い順に該当するメモリバン
クがレデイー状態のときに出力され、当該メモリ
バンクがアクセスされる。このため、従来の要求
バツフア装置では、要求バツフアに格納されてい
る或る要求の要求先メモリバンクがレデイー状態
のときでも、当該要求より古い他メモリバンクへ
の要求が要求バツフア中にあれば、当該要求の実
行（すなわちバンクアクセス）は待たされる。こ
の結果、従来のシステムでは、要求バツフア内で
の待ち時間が長くなり全体の処理速度が低下する
欠点があつた。
これに対し、メモリバンク数と同数の（FIFO
メモリ構成の）要求バツフアを並列に設置し、各
要求バツフアにはそれぞれ対応するメモリバンク
への要求だけを格納する手段もある。しかし、こ
の手段では、上述した処理速度の低下は防止でき
るものの、ハードウエア量が増える欠点があつ
た。
〔発明の目的〕
本発明は上記事情に鑑みてなされたものでその
目的は、複数の独立処理系を各種機器が共用する
情報処理システムにおいて、少ないハードウエア
量でありながら上記各機器からの要求の要求バツ
フア内での待ち時間を著しく減少でき、もつて処
理速度を高速にできる要求バツフア装置を提供す
ることにある。
〔発明の概要〕
本発明では、複数の独立処理系に対し１個の要
求バツフアを設けている。この要求バツフアは複
数の要求格納部を有しており、各要求格納部には
独立処理系に対する要求が格納される。この要求
を格納するための要求格納部の書き込み用バツフ
アアドレスはバツフアステータス回路の示す内容
に基づいてバツフアライトアドレス発生回路から
発生される。すなわち、バツフアステータス回路
は要求バツフアの各要求格納部の空き状態を記憶
しており、バツフアライトアドレス発生回路は空
き状態にある要求格納部を示すバツフアアドレス
の一つを要求バツフアに対する書き込み用バツフ
アアドレスとして発生するようになつている。こ
れは、本発明において、要求バツフアに対する読
み出し順が必ずしも従来例のように一定とはなら
ないからである。
要求バツフアに対する読み出し用バツフアアド
レスはバツフアリードアドレス発生回路から発生
される。このバツフアリードアドレス発生回路は
上記各独立処理系にそれぞれ１対１対応で設けら
れており、対応する独立処理系への要求が格納さ
れている要求格納部のバツフアアドレスを記憶す
る一方、バツフアリード要求が与えられた場合に
その時点で最も古い要求が格納されている上記要
求格納部のバツフアアドレスを上記読み出し用バ
ツフアアドレスとして出力するようになつてい
る。すなわち各バツフアリードアドレス発生回路
は要求バツフアに格納されている要求の中で、対
応する独立処理系への要求だけに対してFIFO制
御を行なうものである。このバツフアリードアド
レス発生回路を選択するのは制御部である。制御
部は新しい要求を書き込む場合、要求バツフアに
対するライト指示を与える。これによりバツフア
ライトアドレス発生回路から発生されるバツフア
アドレスで指定される要求バツフア内の要求格納
部に新しい要求が格納される。このとき、当該要
求の要求先独立処理系に対応するバツフアリード
アドレス発生回路は当該要求の要求バツフア内格
納位置を示すバツフアアドレスを記憶する。制御
部は独立処理系の一つがレデイー状態となつて要
求バツフア内に格納されている要求を出力しよう
とする場合、レデイー状態となつた独立処理系に
対応するバツフアリードアドレス回路にバツフア
リード要求を与えると共に上記要求バツフアに対
するリード指示を与える。これにより上記レデイ
ー状態となつた独立処理系への要求の中で最も古
い要求が要求バツフアから出力される。この場
合、他の独立処理系への要求の中に、上記最も古
い要求より更に古い要求があつても影響されな
い。
〔発明の実施例〕
以下、本発明の一実施例を図面を参照して説明
する。第１図は要求バツフア装置が適用される情
報処理システムの構成を示すもので、１０は主記
憶装置である。主記憶装置１０は例えば４つのメ
モリバンク１１０〜１１３を有している。１２は
これら各メモリバンク１１０〜１１３のステータ
ス、例えばレデイー／ビジー状態を示すメモリス
テータス回路である。２０，２０……はDMA
（Direct Memory Access）装置、３０はCPUで
ある。DMA装置２０，２０……、CPU３０は主
記憶装置１０（の各メモリバンク１１０〜１１
３）を共用する。４０はこれらDMA装置２０，
２０……、CPU３０（すなわち各種機器）から
のメモリバンク１１０〜１１３へのバンクアクセ
ス要求を管理する要求バツフア装置である。５０
は各メモリバンク１１０〜１１３を結合するメモ
リバス、６０はDMA装置２０，２０……、CPU
３０を結合するシステムコントロールバスであ
る。
第２図は要求バツフア装置４０の内部構成を示
すもので、４０１はラツチ回路である。ラツチ回
路４０１はシステムコントロールバス６０を介し
て転送されるバンクアクセス要求（具体的にはメ
モリアドレスである）をラツチし、制御信号４０
２に応じて当該ラツチ内容をデータライン４０
３，４０４のいずれか一方に出力する。４０５は
例えばRAM構成の要求バツフアである。要求バ
ツフア４０５はデータライン４０４を介して入力
される上記バンクアクセス要求が格納される例え
ば４つの要求格納部（以下、バツフアと称する）
Ｂ０〜Ｂ３からなつている。要求バツフア４０５
への要求の書き込みは、バツフアライトアドレス
４０６とライト許可信号４０７に基づいて行なわ
れる。また要求バツフア４０５からの要求の読み
出しは、バツフアリードアドレス４０８とリード
許可信号４０８に基づいて行なわれる。
４１０はバツフアＢ０〜Ｂ３の空き状態を示す
バツフアステータス回路である。バツフアステー
タス回路４１０にはバツフアＢ０〜Ｂ３にそれぞ
れ１対１で対応する４個のフリツプフロツプ（図
示せず）が設けられている。バツフアステータス
回路４１０には上記バツフアライトアドレス４０
６、ライト許可信号４０７、バツフアリードアド
レス４０８、リード許可信号４０９が供給され
る。バツフアステータス回路４１０において、ラ
イト許可信号４０７が供給された場合、そのとき
のバツフアライトアドレス４０６で指定されるバ
ツフアBi（ｉ＝０〜３）に対応するフリツプフロ
ツプが選択的にセツトされる。一方、リード許可
信号４０９が供給された場合、そのときのバツフ
アリードアドレス４０８で指定されるバツフアBi
（ｉ＝０〜３）に対応するフリツプフロツプが選
択的にリセツトされる。このフリツプフロツプの
選択はアドレスデコーダ（図示せず）によつて行
なうことができる。４１１はバツフアステータス
回路４１０（内の４個のフリツプフロツプ）の示
すステータス情報（バツフアＢ０〜Ｂ３の空きの
有無）を導出するバツフアステータスライン、４
１２はバツフアライトアドレス発生回路（以下、
WA発生回路と称する）である。WA発生回路４
１２はバツフアステータスライン４１１上のステ
ータス情報により空き状態にある（書き込み可能
な）バツフアBiの中から一つを選択し、そのバツ
フアアドレスを要求バツフア４０５に対するバツ
フアライトアドレス（書き込み用バツフアアドレ
ス）４０６として出力する。
４１３０〜４１３３はバツフアリードアドレス
発生回路（以下、RA発生回路と称する）であ
る。RA発生回路４１３０〜４１３３はメモリバ
ンク１１０〜１１３に１対１対応して設けられて
いる。RA発生回路４１３０〜４１３３には前記
バツフアライトアドレス４０６およびバツフアリ
ードアドレス４０８が共通に供給される。また
RA発生回路４１３０〜４１３３には対応するラ
イト要求信号４１４０〜４１４３、およびリード
要求信号４１５０〜４１５３が供給される。RA
発生回路４１３ｉ（ｉ＝０〜３）は要求バツフア
４０５内で待たされている対応するメモリバンク
１１ｉ（ｉ＝０〜３）への要求の個数を計数する
カウント機能を有している。RA発生回路４１３
ｉはライト要求信号４１４ｉに応じてカウント値
を＋１し、リード要求信号４１５ｉに応じてカウ
ント値を−１する。また、RA発生回路４１３ｉ
は上記待たされている（対応するメモリバンク１
１ｉへの）要求の格納先バツフアアドレスを記憶
する機能も有している。RA発生回路４１３ｉは
リード要求信号４１５ｉに応じ、上記待たされて
いる要求の中で最も古い要求の格納先バツフアア
ドレスをバツフアリードアドレス４０８として要
求バツフア４０５（およびバツフアステータス回
路４１０）に出力する。４１６０〜４１６３は
RA発生回路４１３０〜４１３３で計数されるカ
ウント値を導出するためのステータスラインであ
る。
４１７は制御部である。制御部４１７にはバン
クアクセス要求時にどのメモリバンクに対するバ
ンクアクセス要求であるかを示すバンク識別情報
（更にはメモリリードアクセスかメモリライトア
クセスかを示す情報など）がシステムコントロー
ルバス６０を介して入力される。また制御部４１
７には（主記憶装置１０に置かれている）メモリ
ステータス回路１２からのステータス情報がメモ
リバス５０、ステータスライン４１８を介して入
力される。更に制御部４１７にはバツフアステー
タス回路４１０からのステータス情報がステータ
スライン４１１を介して入力され、RA発生回路
４１３０〜４１３３からの（ステータス情報であ
る）カウント値がステータスライン４１６０〜４
１６３を介して入力される。制御部４１７はこれ
らの入力内容に基づいて制御信号４０２、ライト
許可信号４０７、リード許可信号４０９、ライト
要求信号４１４０〜４１４３、リード要求信号４
１５０〜４１５３の出力を決定する。４１９は要
求バツフア４０５からの読み出し出力をデータラ
イン４０３に導くデータラインである。
次に本発明の一実施例の動作を説明する。
DMA装置２０，２０……、CPU３０などから
メモリバンク１１０〜１１３の一つへのバンクア
クセス要求が発生すると、その要求（メモリアド
レス）はシステムコントロールバス６０を介して
要求バツフア装置４０に転送され、ラツチ回路４
０１にラツチされる。また上記要求の要求先メモ
リバンクを示すバンク識別情報などもシステムコ
ントロールバス６０を介して要求バツフア装置４
０に転送され、制御部４１７に入力される。制御
部４１７にはメモリステータス回路１２からのス
テータス情報、すなわちメモリバンク１１０〜１
１３のそれぞれのレデイー／ビジー状態を示す信
号が、メモリバス５０、ステータスライン４１８
を介して入力されている。制御部４１７はラツチ
回路４０１にラツチされた要求（メモリアドレ
ス）の要求先メモリバンクがステータスライン４
１８上のステータス情報によりビジー状態である
ものと判断した場合、当該要求を要求バツフア４
０５内またはラツチ回路４０１で待たせるように
する。要求バツフア４０５内またはラツチ回路４
０１のいずれで待たせるかは、バツフアステータ
ス回路４１０の示すステータス情報、すなわち要
求バツフア４０５内のバツフアＢ０〜Ｂ３の空き
の有無を示す情報に基づいて決定される。すなわ
ち、制御部４１７はバツフアステータス回路４１
０の示す（ステータスライン４１１上の）ステー
タス情報によりバツフアＢ０〜Ｂ３のいずれも空
き状態にないものと判断した場合、ラツチ回路４
０１にラツチされている要求を当該ラツチ回路４
０１でそのまま待たせる。
一方、バツフアＢ０〜Ｂ３の少なくとも一つが
空き状態にある場合、制御部４１７は要求バツフ
ア４０５への書き込みが可能であるものと判断
し、ラツチ回路４０１にラツチされている要求を
次のようにして要求バツフア４０５で待たせる。
まず制御部４１７は制御信号４０２をラツチ回路
４０１に出力し、ラツチ回路４０１にラツチされ
ている要求をデータライン４０４上に出力せしめ
る。これにより上記要求はデータライン４０４を
介して要求バツフア４０５に入力される。次に制
御部４１７は上記要求の要求先バンクに対応する
RA発生回路例えばRA発生回路４１３０（この場
合、上記要求の要求先メモリバンクはメモリバン
ク１１０である）にライト要求信号４１４０を出
力する。RA発生回路４１３０はこのライト要求
信号４１４０に応じてカウント値を＋１する。こ
れは要求バツフア４０５内で待たされる（対応す
る）メモリバンク１１０への要求が１つ増えるこ
とを意味する。また、RA発生回路４１３０は上
記要求信号４１４０に応じてWA発生回路４０６
から出力されているバツフアライトアドレス４０
６、すなわち新たに待たされるメモリバンク１１
０への要求が格納されるバツフアを示すバツフア
アドレスを記憶する。次に制御部４１７は要求バ
ツフア４０５に対してライト許可信号４０７を出
力する。要求バツフア４０５にはWA発生回路４
０６から出力されている。バツフアライトアドレ
ス４０６が入力されており、このバツフアライト
アドレス４０６で指定されている例えばバツフア
Ｂ２に上記ライト許可信号４０７に応じてデータ
ライン４０４上の要求が格納される。
制御部４１７から出力された上記ライト許可信
号４０７はバツフアステータス回路４１０にも入
力される。このバツフアステータス回路４１０に
はWA発生回路４０６から出力されているバツフ
アライトアドレス４０６も入力されている。しか
して、バツフアライトアドレス４０６で指定され
るバツフア（この例ではバツフアＢ２）に対応す
るバツフアステータス回路４１０内のフリツプフ
ロツプがセツトされる。これにより、バツフアＢ
２に要求が格納されていること、すなわちバツフ
アＢ２が空き状態になく新たな要求を格納するこ
とができないことが示される。バツフアステータ
ス回路４１０は要求バツフア４０５の各バツフア
Ｂ０〜Ｂ３の空きの有無をWA発生回路４１２
（および制御部４１７）に通知している。WA発
生回路４１２はバツフアステータス回路４１０の
示すバツフアＢ０〜Ｂ３の空きの有無に応じて空
き状態にあるバツフアの一つを選択し、そのバツ
フアアドレスを次の要求の書き込み用のバツフア
ライトアドレス４０６として出力する。
次に、ラツチ回路４０１にラツチされた要求の
要求先メモリバンク例えばメモリバンク１１０が
レデイー状態である場合について説明する。制御
部４１７は当該要求の要求先メモリバンク１１０
への要求が要求バツフア４０５内で待たされてい
るか否かを判断する。この判断はメモリバンク１
１０に対応して設けられているRA発生回路４１
３０の示す（ステータスライン４１６０上の）カ
ウント値が「０」であるか否かによつて行なわれ
る。ステータスライン４１６０上のカウント値が
「０」すなわち要求バンク４０５で待たされてい
るメモリバンク１１０への要求の個数が「０」の
場合、制御部４１７は制御信号４０２をラツチ回
路４０１に出力し、ラツチ回路４０１にラツチさ
れている（メモリバンク１１０への）要求をデー
タライン４０３上に出力せしめる。しかして当該
要求は少ない待ち時間でメモリバス５０上に送出
され、メモリバンク１１０がアクセスされる。
一方、ステータスライン４１６０上のカウント
値が「０」でない場合、すなわちメモリバンク１
１０への要求が１つ以上要求バツフア４０５で待
たされている場合、制御部４１７は以下の制御を
行なう。まず制御部４１７はRA発生回路４１３
０にリード要求信号４１５０を出力する。RA発
生回路４１３０はリード要求信号４１５０に応
じ、記憶しているバツフアアドレス、すなわちメ
モリバンク１１０への要求が格納されているバツ
フアを示すバツフアアドレスのうち最も古い要求
の格納バツフアを示すバツフアアドレスを読み出
し用のバツフアリードアドレス４０８として出力
する。この管理の仕方としては、FIFO制御、シ
フトレジスタを使う手段など周知の手段があるの
で詳述しない。また、RA発生回路４１３０は上
記リード要求信号４１５０に応じカウント値を−
１する。これは要求バツフア４０５内で待たされ
ている（対応する）メモリバンク１１０への要求
が１つ減ることを意味する。次に制御部４１７は
要求バツフア４０５に対してリード許可信号４０
９を出力する。要求バツフア４０５にはRA発生
回路４１３０から出力されているバツフアリード
アドレス４０８が入力されており、このバツフア
リードアドレス４０８で指定されている例えばバ
ツフアＢ１の内容がリード許可信号４０９に応じ
て読み出される。このバツフアＢ１の内容、すな
わち要求バツフア４０５、ラツチ回路４０１で待
たされているメモリバンク１１０への要求の中で
最も古い要求は、データライン４１９、データラ
イン４０３を介してメモリバス５０上に送出され
る。これによりメモリバンク１１０がアクセスさ
れる。このことは、他のメモリバンク１１１〜１
１３への各要求の中で、メモリバンク１１０への
最も古い要求より更に古い要求が要求バツフア４
０５内で待たされている場合であつても、メモリ
バンク１１０が先にレデイー状態になれば、メモ
リバンク１１０への要求が他のメモリバンク１１
１〜１１３への更に古い要求の実行を待たずに実
行されることを示すものである。
制御部４１７から出力された上記リード許可信
号４０９はバツフアステータス回路４１０にも入
力される。このバツフアステータス回路４１０に
は（RA発生回路４１３０から出力されている）
上記バツフアリードアドレス４０８も入力されて
いる。しかして、バツフアリードアドレス４０８
で指定されているバツフア（この例ではバツフア
Ｂ１）に対応するバツフアステータス回路４１０
内のフリツプフロツプがリセツトされる。これに
よりバツフアＢ１に要求が格納されていないこ
と、すなわちバツフアＢ１が空き状態にあり新た
な要求が格納できることが示されいる。
制御部４１７はリード許可信号４０７を出力し
て上述したようにメモリバンク１１００への要求
の読み出し指示を行なうと、ラツチ回路４０１で
待たされているメモリバンク１１００への要求を
要求バツフア４０５に書き込むための制御を行な
う。この制御については、前述しているので省略
する。この状態でメモリバンク１１０〜１１３の
いずれかがレデイーとなつた場合、制御部４１７
は対応するRA発生回路にリード要求信号を出力
し、しかる後要求バツフア４０５にリード許可信
号４０９を出力する。これについても前述したメ
モリバンク１１００への要求の読み出しの場合と
同様である。
なお、前記実施例では、制御部４１７はバツフ
アステータス回路４１０から出力されるステータ
ス情報に基づいて要求バツフア４０５内に空きが
あるか否かを判断するものとして説明したが、
RA発生回路４１３０〜４１３３から出力される
カウント値に基づいて判断するようにしてもよ
い。すなわち制御部４１７はRA発生回路４１３
０〜４１３３から出力される各カウント値の和を
とり、その和がバツフア数（この例では４）に等
しいか否かで要求バツフア４０５内に空きがある
か否かを判断してもよい。また、前記実施例で
は、メモリバンクが４バンク、要求バツフア装置
が４バツフアの場合について説明したがこれに限
るものではないことは勿論である。更に前記実施
例では各種機器が複数のメモリバンクを共用する
システムに適用した場合について説明したが、本
発明はメモリバンクに限らず複数の独立処理系を
共用するシステムであれば適用することができ
る。
〔発明の効果〕
以上詳述したように本発明の要求バツフア装置
によれば、少ないハードウエア量でありながら要
求バツフア内で待ち状態にある同一の独立処理系
への要求同士はFIFO制御され、異なる独立処理
系への要求同士は独立した入出力関係を持たせる
ことができる。すなわち本発明によれば、１台の
要求バツフアでありながら、あたかも独立処理系
の数の要求バツフアを備えているように機能させ
ることができる。したがつて本発明によれば、従
来の単一要求バツフアのように、他の独立処理系
がビジーのために当該他の独立処理系への要求が
待たされている状態では、レデイー状態にある動
立処理系が存在しても当該レデイー状態にある独
立処理系への要求が上記要求より新しい場合には
待たされたままになる不都合が解消できる。この
結果、少ないハードウエア量でありながら各機器
からの要求バツフア内での待ち時間を著しく減少
できるので、処理速度を高速にできる。
【図面の簡単な説明】
第１図は本発明が適用されるシステムの一実施
例を示すシステム構成図、第２図は上記システム
に適用されている要求バツフア装置の一実施例を
示すブロツク図である。 １１０〜１１３……メモリバンク（独立処理
系）、１２……メモリステータス回路、４０……
要求バツフア装置、４０５……要求バツフア、４
１０……バツフアステータス回路、４１２……バ
ツフアライトアドレス発生回路（WA発生回
路）、４１３０〜４１３３……バツフアリードア
ドレス発生回路（RA発生回路）、４１７……制御
部。

Claims (1)

    【特許請求の範囲】
  1. １ 複数の独立処理系を各種機器が共用する情報
    処理システムにおいて、上記各独立処理系に対す
    る要求が格納される複数の要求格納部を有する要
    求バツフアと、この要求バツフアの各要求格納部
    の空き状態を示すバツフアステータス回路と、こ
    のバツフアステータス回路の示す内容に基づいて
    上記空き状態にある要求格納部を示すバツフアア
    ドレスの一つを上記要求バツフアに対する書き込
    み用バツフアアドレスとして発生するバツフアラ
    イトアドレス発生回路と、上記各独立処理系にそ
    れぞれ対応して設けられ、対応する独立処理系へ
    の要求が格納されている上記要求格納部のバツフ
    アアドレスを記憶し、バツフアリード要求が与え
    られた場合その時点で最も古い要求が格納されて
    いる上記要求格納部のバツフアドレスを上記要求
    バツフアに対する読み出し用バツフアアドレスと
    して出力するバツフアリードアドレス発生回路
    と、上記要求バツフアに対するライト指示を与え
    ると共に、少なくとも上記独立処理系のレデイー
    状態に応じて当該独立処理系に対応する上記バツ
    フアリードアドレス発生回路にバツフアリード要
    求を与え、かつ上記要求バツフアに対するリード
    指示を与える制御部とを具備することを特徴とす
    る要求バツフア装置。
JP57108812A 1982-06-24 1982-06-24 要求バツフア装置 Granted JPS58225432A (ja)

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