JPS59218690A - バツフア記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バッファ記憶装置に関し、詳しくはセット・
アソシアティブ方式のバッファ記憶装置を参照する場合
、同一カラム内で最も新しくアクセスされたローの参照
を高速化することができるバッファ記憶装置に関するも
のである。

〔発明の背景〕

従来より、中央処理装置の高速処理を行うためにバッフ
ァ記憶装置が設けられている。バッファ記憶装置は、主
記憶装置の内容の一部をコピーしており、かつ中央処理
装置の処理速度と同程度のアクセス速度を有しているた
め、中央処理装置が主記憶装置に対して行うメモリ参照
をこのバッファ記憶装置に対して行うことにより高速処
理が可能となる。

第１図は、従来のバッファ記憶装置の概略ブロック図で
ある。

バッファ記憶装置には、データを記憶しているデータ記
憶部１０６、データ記憶部１０６に記憶されたデータの
主記憶装置におけるアドレスを記憶するアドレス・アレ
イ１００、アドレスを比較スルコンパレータ１０２、コ
ンパレータ１０２の比較結果によシデータ記憶部１０６
におけるアドレスを生成するエンコーダ１０４が設けら
れる。

バッファ記憶装置が中央処理装置から参照されると、バ
ッファ記憶装置はアドレス・アレイ１００内のアドレス
と参照されたアドレスをコンパレータ１０２で比較する
。一致するアドレスがおるときには、コンパレータ１０
２の比較結果を用いて、エンコーダ１０４が一致したア
ドレスに対応するデータのデータ記憶部１０６内でのア
ドレスを生成する。エンコーダ１０４によシ生成された
アドレスにもとづいて、データ記憶部１０６からデータ
を読出し、中央処理装置に送出する。

なお、エンコーダを用いない方式も知られている。この
方式では、アドレス・プレイ１００には、データ記憶部
１０６に記憶されたデータの主記憶装置におけるアドレ
スの他に、そのデータのデータ記憶部におけるアドレス
が記憶されているため、エンコーダを介さなくてもデー
タ記憶部１０６におけるアドレスを得ることができる。

しかし、この方式では、エンコーダ１０４のかわりにセ
レクタが必要である。

アドレス・アレイ１００内に記憶されたすべてのアドレ
スと、参照されたアドレスとを、高速に比較するには、
アドレス・アレイ１００のアドレス数と同数のコンパレ
ータを設けるととが望ましいが、全体の規模を小さくす
るためには、コンノくレータの数は少ない方がよい。コ
ンノくレータの数を少なくするものとしては、セット・
アソシアティブ方式が知られている。

セット・アソシアティブ方式では、アドレス・アレイ１
００とデータ記憶部１０６を複数のカラムに分割してお
り、さらに各カラムを複数のローに分割している。各ア
ドレスに対しては１つのカラムが一意に決まり、そのカ
ラムの中からは複数ローのうちの任意の１つが対応する
。各アドレスに対してカラムが１つに制限されるので、
コンパレータ１０２はカラム当りのロー数だけ必要であ
る。

しかし、上記いずれの方式のバッファ記憶装置を用いて
も、データ記憶部１０６を参照するまでの過程には、大
容量低速のアドレス・アレイ１００を読出す操作、読出
しデータをコンパレータ１０２で比較する操作、および
比較結果をエンコーダ１０４でアドレスに変換する操作
が必要でおるため、バッファ記憶装置でのアクセス速度
が遅くなるという欠点があった。

〔発明の目的〕

本発明の目的は、これら掟来の欠点を改善するため、コ
ンパレータの比較操作やエンコーダの操作を不要にし、
かつアドレス・アレイの読出し操作を高速にして、アク
セス速度を向上できるバッファ記憶装置を提供すること
にある。

〔発明の概要〕

上記の目的を達成するため、本発明のバッファ記憶装置
は、主記憶装置に記憶されたデータの一部を複写したデ
ータ記憶部と、該データ記憶部に記憶されたデータのア
ドレスを、１個以上のカラムとローに分割された領域に
記憶するアドレス・アレイを備えたバッファ記憶装置に
おいて、各カラムごとに最も新しくアクセスされたロー
のアドレスおよび該アドレスが指定するデータのデータ
記憶部上のアドレスを記憶する手段を有し、中央処理装
置から与えられたアドレスが最も新しくアクセスされた
ローであることを判断したときには、上記記憶手段から
アドレスを読出し、該アドレスを用いてデータ記憶部か
らデータを得て、中央処理装置に送出することに特徴が
ある。

〔発明の実施例〕

以下、本発明の原理および実施例を図面によシ説明する
。

第２図は本発明の原理を示す概略ブロック図であり、第
３図は中央処理装置とバッファ記憶装置のインターフェ
ースを示す図である。

本発明のバッファ記憶装置は、第２図に示すように、デ
ータ記憶部２００と最新アクセス・ロー・アドレス・ア
レイ２００を設けるのみで、コンパレータ、エンコーダ
はいずれも不要である。

ところで、命令トレース・データにもとづくシミュレー
ションの結果によると、セット・アソシアティブ方式の
バッファ記憶装置では、次のような現象が新たに確認さ
れた。すなわち、同一カラムに着目すると、最も新しく
アクセスされたロー（最新アクセス・ロー）のデータが
再び参照される頻度は非常に高いということである。本
発明においては、この現象に着目し、各カラムごとに最
新アクセス・ローのデータの主記憶装置内におけるアド
レス、およびデータ記憶部内におけるアドレスを、それ
ぞれ格納した最新アクセス・ロー・アドレス・アレイ２
００を付加する。すなわち、従来のセット・アソシアテ
ィブ方式のバッファ記憶装置に対して、第２図に示す最
新アクセス・ロー・アドレス・アレイ２００を付加する
のである。

本発明のバッファ記憶装置は、中央処理装置からのメモ
リ参照に際して、従来からの装置によるアクセスと並行
して、最新アクセス・ロー・アドレス・アレイ２００を
用いたアクセスを開始する。

そのメモリ参照が最も新しくアクセスされたローへの参
照である場合には、最新アクセス・ロー・アドレス・ア
レイ２００を用いたアクセスから高速度にデータが得ら
れる。

第３図により、中央処理装置とバッファ記憶装置とのイ
ンターフェースを説明スる。

中央処理装置３００がバッファ記憶装置３０２に参照要
求を出すには、リクエスト信号線３０４に”１”を、ア
ドレス信号線３０６に参照したいアドレスをそれぞれ印
加する。アドレス信号線３０６に印加されたアドレスに
対するデータが、バッファ記憶装置３０２に存在する場
合には、データ送出信号線３１０に１”を、データ信号
線３０８にそのデータをそれぞれ印加することにより、
バッファ記憶装置３０２は中央処理装置３００に応答す
る。アドレス信号線３０６に印加されたアドレスに対す
るデータがバッファ記憶装置３０２に存在しない場合に
は、データ送出信号線３１０に０”を印加することによ
り、バッファ記憶装置３０２は中央処理装置３００に応
答する。

第４Ａ図、第４Ｂ図は、本発明の実施例を示すバッファ
記憶装置の構成図であり、第５図、第６図および第７図
は第４Ａ図、第４Ｂ図の主要部の動作タイミング・チャ
ートである。なお、第４Ａ図、第４Ｂ図は、第４図に示
すように配置され、互に接続されている。また、第５図
〜第７図のタイミング・チャートでは、説明の都合上、
基準時刻をＴＯと定める。さらに、単位時間を考え、自
然数ｎに対して基準時刻ＴＯよりｎ単位時間後の時刻を
Ｔｎと定める。

また、本笑施例では、４０−．４０９６カラム構成のセ
ット・アソシアティブ方式を考えているが任意のロー数
、任意のカラム数をもったセット・アソシアティブ方式
に拡張できることは勿論である。

バッファ記憶装置は、最初に動作１を行い、次（９） に動作２を行う。動作２の後、中央処理装置からの参照
が最新アクセス・ローへの参照でない場合には、動作３
を行う。

先ず、動作１を説明する。動作１の説明に関する限り、
第５図、第６図、第７図の内容は全く同一である。した
がって、動作１の説明には便宜上第５図を用いてタイミ
ングを説明するが、第６図または第７図を用いても動作
１の説明は全く同じである。

バッファ記憶装置は、第４Ａ図、第４Ｂ図に示すように
、アドレス・アレイ４０６．４個のコンパレータ４０８
，４１０，４１２，４１４、エンコーダ４１６、セレク
タ４５０およびデータ記憶部４５６の他に、最新アクセ
ス・ロー・アドレス・アレイ４３０が新たに設けられる
。その他、再配置制御回路４８４、コンパレータ４３２
、アドレス・レジスタ４００、パルス発生回路４７０゜
１単位時間遅延回路４７９、等が設けられている。

セレクタ４５０には、アドレス・アレイ４０６で比較さ
れたアドレス、最新アクセス・ロー・ア（１０） ドレス・アレイ４３０で照合されたアドレス、および再
配置制御回路４８４からの出力であるアドレスがそれぞ
れ入力し、パルス発生回路４７０からの左、中、右の各
選択信号によシいずれか１つが選択される。

（１）動作１ 中央処理装置とバッファ記憶装置とのインターフェース
で説明したように、先ず第４Ａ図のリクエスト信号線３
０４に１”が印加され、アドレス信号線３０６に参照し
たいアドレスが印加される。両者が印加された時間を、
第５図に示すようにＴｏとする。リクエスト信号線３０
４上の信号は、第４Ｂ図のパルス発生回路４７０に入力
する。

パルス発生回路４７０は、時刻ＴＯでアドレス・レジス
タ４００へのラッチ要求信号とセレクタ４５０への中選
択信号を発生する。また、パルス発生回路４７０は、時
刻Ｔ３で信号線４７２が１０”のときに、セレクタ４５
０への左選択信号を時刻Ｔ４で発生する。さらに、パル
ス発生回路４７０は、時刻Ｔ３で信号線４７２が０”で
あ（１１） す、かつ、時刻Ｔ６で信号線４１９がＯ”のときに、主
記憶装置へのリード要求信号を時刻Ｔ６で発生し、アド
レス・アレイ４０６と最新アクセス・ロー・アドレス・
アレイ４３０とデータ記憶部４５６へのライト要求信号
およびセレクタ４５０への右選択信号を時刻Ｔ１４で発
生する。

このように、パルス発生回路４７０は、時刻ＴＯで、ア
ドレス・レジスタ４００へのラッチ要求信号とセレクタ
４５０への中選択信号を発生する。

ラッチ要求信号を受けたアドレス・レジスタ４００は、
第５図に示したように、ＴＯ以後アドレス信号線３０６
上の情報を記憶する。

上記アドレス・レジスタ４００の２４ビツトのうち、下
位１２ビツト（１２−２３ビツト）は信号線４０４を介
してアドレス・アレイ４０６のカラム・アドレス・デコ
ーダと、最新アクセス・ロー・アドレス・アレイ４３０
のアドレス・デコーダに印加される。アドレス・アレイ
４０６および最新アクセス・ロー・アドレス・アレイ４
３０は、（１２） 上記のように信号線４０４を介して印加されたアドレス
情報をもとに、第５図に示すように、時刻Ｔｏからリー
ドを開始する。アドレス・アレイ４０６では、カラム・
アドレス・デコーダによって決められだカラムのロー（
０〜３）が読出され、第５図に示すように、時刻Ｔ４以
降信号線４２０゜４２２．４２４，４２６にそれぞれ出
力される。

同じように、最新アクセス・ロー・アドレス・アレイ４
３０でも、アドレス・デコーダによって決められ九カラ
ムの最新アクセス・ロ一部とアドレス部が読出され、第
５図に示すように持刻Ｔ２以降信号線４３４，４３６に
それぞれ出力される。

上記アドレス−レジスタ４０００２４ビツトのウチ、上
位１２ビツト（０〜１１ビツト）は、信号線４０２を介
してコンパレータ４０８，４１０゜４１２．４１４，４
３２、および最新アクセス・ロー・アドレス・アレイ４
３０のアドレス部に印加される。

中選択信号を受けたセレクタ４５０は、第５図に示すよ
うに、ＴＯ以降信号線４３４の信号を信（１３） 号線４５２に通過させる。

信号線４３４の情報はセレクタ４５０を通過して、信号
線４５４の上位ビット（０−１）となり、また信号線４
０４を介して伝達された情報は、信号線４５４の下位ビ
ット（２−１３）となる。信号線４５４の情報は、デー
タ記憶部４５６のアドレス・デコーダへ印加される。デ
ータ記憶部４５６は、信号線４５４の情報をアドレスと
し、第５図に示すように、時刻Ｔ２からリードを開始し
、読出された情報は時刻Ｔ４以降データ信号線３０８に
出力される。

時刻Ｔ２で信号線４３６に出力された情報は、信号線４
０２を介して伝達された情報とコンパレータ４３２で比
較される。中央処理装置からの参照が最新アクセス・ロ
ーへの参照である場合には、コンパレータ４３２の入力
情報は一致し、コンパレータ４３２は信号線４７２に１
”を時刻Ｔ３で印加する。中央処理装置からの参照が最
新アクセス・ローへの参照でない場合にハ、コンパレー
タ４３２の入力情報は一致せず、コンパレータ（１４） ４３２は信号線４７２に０”を時刻Ｔ３で印加する。

（１１）動作２ 動作２は、中央処理装置からの参照が最新アクセス・ロ
ーへの参照である場合と、最新アクセス・ローへの参照
でない場合とで異なる。

初めに、中央処理装置からの参照が最新アクセス・ロー
への参照である場合を説明する。

信号線４７２に印加された１”は、ＯＲゲート４７６を
介してデータ送出信号線３１０に達する。これによって
参照されたデータがデータ信号線３０８を介して中央処
理装置に伝達され、データ送出信号線３１０を介して１
”が中央処理装置に伝達される。

次に、中央処理装置からの参照が最新アクセス・ローへ
の参照でない場合を説明する。なお、動作１の説明では
、第５図、第６図、および第７図は全く同一でめったた
め、第６図、第７図においても動作１の説明はそのまま
成立した。また、動作２の説明に関しても、第６図と第
７図は全く同（１５） −である。したがって、タイミング・チャートの説明と
して第６図を用いることにする。

さて、この場合、コンパレータ４３２１ｄ”　Ｏ”を出
力し、時刻Ｔ３で信号線４７２を介してパルス発生回路
４７０に達する。パルス発生回路４７０は、時刻Ｔ４で
セレクタ４５０への左選択信号を発生する。左選択信号
を受けたセレクタ４５０は、第６図に示すように、Ｔ４
以降信号線４１８の信号を信号線４５２に通過させる。

第６図に示すように、時刻Ｔ４になると、アドレス・ア
レイ４０６から読出された情報は、信号線４２０，４２
２，４２４，４２６を介して４つのコンパレータ４０８
，４１０，４１２，４１４に入力される。４つのコンパ
レータの他方の入力へは、信号線４０２を介してアドレ
ス・レジスタ４００の上位１２ビツトが入力されている
。

（ｉ＋＋）　　動作３ 動作３は、中央処理装置からの参照データがデータ記憶
部４５６に存在する場合と、存在しない場合とで異なる
。

（１６） 初めに、中央処理装置からの参照データがデータ記憶部
４５６に存在する場合を、第６図を用いて説明する。説
明に当っては、参照データがロー１にある場合を例にと
り述べる。

４つのコンパレータのうち、４１ｏの入力のみが一致し
、信号線４１１だけに′１”が印加され、他の信号線４
０９，４１３，４１５には０”が印加される。

エンコーダは、信号線４０９，４１１，４１３゜４１５
の信号を２進数″０１″に変換して信号線４１８に出力
する。信号線４１８の情報は、セレクタ４５０を通過し
、この情報が信号線４５４の上位ピッ）（０−１）とな
り、一方、信号線４０４を介して伝達された情報は、信
号線４５４の下位ビット（２−１３）となる。信号線４
５４の情報は、データ記憶部４５６のアドレス・デコー
ダに印加される。さらに、セレクタ４５０の出方は、信
号線４５２を介して最新アクセス・ロー・アドレス・７
１／イ４３０の最新アクセス・ロ一部ニモ印加される。

データ記憶部４５６は、信号線４５４（１７） の情報をアドレスとし、第６図に示すように、時刻Ｔ６
からリードを開始し、読出された情報は、時刻Ｔ８以降
データ信号線３０８上に出力される。

また、信号線４０９，４１１，４１３，４１５の情報は
、ＯＲゲート４７８にも入力される。信号線４１１は１
”であるため、信号線４１９は時刻Ｔ６で１”となる。

信号線４１９の１”は、１単位時間遅延回路４７９、Ｏ
Ｒゲート４７６を通過して、第６図に示すように、時刻
Ｔ７でデータ送出信号線３１０に１”を送出する。時刻
Ｔ６になると、パルス発生回路４７０は、最新アクセス
・ロー・アドレス・アレイ４３０へのライト要求信号を
発生する。ライト要求信号を受けた最新アクセス・ロー
・アドレス・アレイ４３０では、アドレス・デコーダに
よって決められたカラムの最新アクセス・ロ一部とアド
レス部へ信号線４５２．４０２上の情報が書込まれる。

なお、最新アクセス・ロー・アドレス・アレイ４３０の
アドレス・デコーダには、信号線４０４を介してア２ ドレス・レジスタ４００の下位だットが印加され（１８
） 続けている。

以上の動作により、中央処理装置からの参照が、最新ア
クセス・ローへの参照でない場合にも、その参照データ
がデータ記憶部４５６に存在するならば、データ信号線
３０８を介して参照されたアドレスのデータが中央処理
装置に伝達され、データ送出信号線３１０を介して１”
が中央処理装置に伝達されることがわかる。その場合、
最新アクセス・ロー・アドレス・アレイの内容が更新さ
れる。

次に、中央処理装置からの参照データがデータ記憶部に
存在しない場合を、第７図により説明する。動作１と動
作２の説明は、第５図と第６図を用いて説明した場合と
同じである。

この場合、コンパレータ４０８，４１０，４１２゜４１
４の入力はすべて一致せず、信号線４０９゜４１１．４
１３，４１５には′０”が印加される。

ＯＲ回路４７８には、上記信号線４０９，４１１゜４１
３．４１５を介して０”が入力されるので、時刻Ｔ６で
信号線４１９には０”が出力される。

（１９） 時刻Ｔ６で信号線４１９を介して０”を入力されたパル
ス発生回路４７０は、主記憶装置へのリード要求信号を
時刻Ｔ６で発生し、アドレス・アレイ４０６と最新アク
セス・ロー・アドレス・アレイ４３０とデータ記憶部４
５６へのライト要求信号、およびセレクタ４５０への右
選択信号を時刻Ｔ１４で発生する。

リード要求信号を受けた主記憶装置は、読出しアドレス
信号線４８０を介して転送されたアドレスのデータを、
書込みデータ信号線４９０を介して時刻Ｔ１４に転送す
る。

再配置制御回路４８４は、Ｆ　Ｉ　ＦＯ（Ｆｉｒｓｔ：
［ｎ　　’ｐｉｒｓｔ　Ｑｕｔ　）方式や、Ｌ　ＲＵ　
（ＬｅａｓｔＢ、ｅｃｅｎｔｌｙ　Ｕｓｅｄ）方式等の
公知の再配置技術により構成されたものであり、新しく
データが登録されるべきロ一番号を信号線４８２に出力
する。

本実施例は、ＬＲＵ方式を用いた場合であり、再配置制
御回路４８４は、信号線４０４を介して入力されるカラ
ム・アドレス情報、信号線４１９を介して入力される、
中央処理装置からの参照デー（２０） 一タがデータ記憶部４５６に存在するか否かの情報、お
よび信号線４１８を介して入力されるエンコーダ出力情
報にもとづき、各カラムごとにローの使用状況を管理し
て、最も以前に使用されたロ一番号を信号線４８２に出
力する。信号線４８２の情報は、右選択信号を受けたセ
レクタ４５０を通過して信号線４５２に出力される。信
号線４５２の情報は、信号線４５４の上位（ｏ−ｉ）ビ
ットとなり、信号線４０４の情報が信号線４５４の下位
ビット（２−１３）となる。信号線４５４の情報は、デ
ータ記憶部４５６のアドレス・デコーダに印加される。

ライト要求を受けたアドレス・アレイ４０６では、信号
線４０４の情報が指示するカラムの中の、信号線４８２
の情報が指示するローに、信号線４０２の情報が書込ま
れる。

ライト要求を受けた最新アクセス・ロー・アドレス・ア
レイ４３０では、信号線４０４の情報が指示するカラム
の最新アクセス・ロ一部とアドレス部に、信号線４５２
の情報と信号線４０２の情（２１） 報が書込まれる。

ライト要求を受けたデータ記憶部４５６では、信号崗４
５４の情報の指示するところに、主記憶装置から書込み
データ信号線４９０を介して転送されたデータが書込ま
れる。

以上により、中央処理装置からの参照データがデータ記
憶部４５６に存在しないときに、主記憶装置よりそのデ
ータが読出されて、そのデータが最新アクセス・ローと
なるように、データ記憶部４５６とアドレス・アレイ４
０６と最新アクセス・ロー・アドレス・アレイ４３０と
がそれぞれ更新される。

以上で、動作１，２．３が終了した。

本実施例では、エンコーダを用いたセット・アソシアテ
ィブ方式のバッファ記憶装置について説明したが、エン
コーダのかわりにセレクタを用いる方式でも、同じよう
にして適用できる。

本実施例においては、参照が最新アクセス・ローへの参
照である場合には第５図に示すように、参照されたデー
タが時刻Ｔ４でデータ信号線に出（２２） 力される。一方、参照が最新アクセス・ローへの参照で
ない場合には、第６図に示すように、参照されたデータ
が時刻Ｔ８でデータ信号線に出力される。両者の出現頻
度を比較すると、最新アクセス・ローが参照される場合
の頻度の方が非常に高いことが、シミュレーション結果
より得られている。したがって、殆んどの場合、参照さ
れたデータは、時刻Ｔ４でデータ信号線３０８に出力さ
れることになる。

これに対して、従来のセット・アソシアティブ方式のバ
ッファ記憶装置は、本実施例から最新アクセス・ロー・
アドレス・アレイ４３０を除いた装置であるため、参照
されたデータは時刻Ｔ８でデータ信号線に出力される。

つまシ、本実施例の方が、参照されたデータは殆んどの
場合に、時刻Ｔ４でデータ信号線３０８上に出力され、
従来に比ベアクセス時間が短縮されたことになる。

〔発明の効果〕

以上説明したように、本発明によれば、殆んどの参照は
最新アクセス・ロー・アドレス・アレイ（２３） から直接、データ記憶部を読出してデータを得ることが
できるので、従来の方式に比較して、最新アクセス・ロ
ー・アドレス・アレイがアドレス・アレイより容量の小
さい分だけ読出し時間が短かくたる。また、コンパレー
タやエンコーダが不要となって、それらの処理時間がな
くなるので、殆んどの参照の場合、上記処理時間が減少
した分だけ、メモリ・アクセス・タイムを短縮すること
ができる。

【図面の簡単な説明】

第１図は従来のバッファ記憶装置の概略ブロック図、第
２図は本発明の原理を示す概略ブロック図、第３図は中
央処理装置とバッファ記憶装置のインターフェースの説
明図、第４図は第４Ａ図、第４Ｂ図の配置を示す図、第
４Ａ図、第４Ｂ図は本発明の実施例を示すバッファ記憶
装置の構成図、第５図、第６図および第７図はそれぞれ
第４Ａ図。 第４Ｂ図における主要部の動作タイムチャートである。 ３００・・・中央処理装置、３０２・・・バッファ記憶
部（２４） 置、３０４・・・リクエスト信号線、３０６・・・アド
レス信号線、３０８・・・データ信号線、３１０・・・
データ送出信号線、４００・・・アドレス・レジスタ、
４０６・・・アドレス・アレイ、４３０・・・最新アク
セス・ロー・アドレス・アレイ、４０８，４ｉ０゜４１
２．４１４，４３２・・・コンパレータ、４１６・・・
エンコーダ、４５０・・・セレクタ、４５６・・・チー
（２５） 斯　帽 第２　口 手続補正書（方式） 事件の表示 昭和　５８年特許願第　９２２７４　　　号発明の名称 バッファ記憶装置 補正をする者 事件との関係　　　特　許　出願　　人名　称　　＜５
１０）株式会肚　日　立　製　作所代　　　理　　　人 居　所　　　〒１００東京都千代田区丸の内−丁目５番
１号株式会社日立製作所内　電話Ｉｋｆ　２＋２−１１
１１吠代表）５５３−

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置に記憶されたデータの一部を複写したデ
   ータ記憶部と、該データ記憶部に記憶されたデータのア
   ドレスを、１個以上のカラムとローに分割された領域に
   記憶するアドレス・アレイを備えたバッファ記憶装置に
   おいて、各カラムごとに最も新しくアクセスさｎたロー
   のアドレスおよび該アドレスが指定するデータのデータ
   記山部上のアドレスを記憶する手段を有し、中央処理装
   置から与えられたアドレスが最も新しくアクセスされた
   ローであることを判断したときには、上記記憶手段から
   アドレスを読出し、該アドレスを用いてデータ記憶部か
   らデータを得て、中央処理装置に送出することを特徴と
   するバッファ記憶装置。 ２、中央処理装置から与えられたアドレスが最も新しく
   アクセスされたローでないことを判断したときには、ア
   ドレス・アレイにょシデータがデータ記憶部に存在する
   か否かを判定し、存在すれば、上記アドレス・アレイか
   ら得られたアドレスを用いてデータ記憶部をアクセスし
   、データを読出すことを特徴とする特許請求の範囲第１
   項記載のバッファ記憶装置。