JPS59218690A - バツフア記憶装置 - Google Patents

バツフア記憶装置

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JPS59218690A
JPS59218690A JP58092274A JP9227483A JPS59218690A JP S59218690 A JPS59218690 A JP S59218690A JP 58092274 A JP58092274 A JP 58092274A JP 9227483 A JP9227483 A JP 9227483A JP S59218690 A JPS59218690 A JP S59218690A
Authority
JP
Japan
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address
data
signal line
array
storage device
Prior art date
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Pending
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JP58092274A
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English (en)
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Toru Shonai
亨 庄内
Shunichi Torii
俊一 鳥居
Yoichi Shintani
洋一 新谷
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バッファ記憶装置に関し、詳しくはセット・
アソシアティブ方式のバッファ記憶装置を参照する場合
、同一カラム内で最も新しくアクセスされたローの参照
を高速化することができるバッファ記憶装置に関するも
のである。
〔発明の背景〕
従来より、中央処理装置の高速処理を行うためにバッフ
ァ記憶装置が設けられている。バッファ記憶装置は、主
記憶装置の内容の一部をコピーしており、かつ中央処理
装置の処理速度と同程度のアクセス速度を有しているた
め、中央処理装置が主記憶装置に対して行うメモリ参照
をこのバッファ記憶装置に対して行うことにより高速処
理が可能となる。
第1図は、従来のバッファ記憶装置の概略ブロック図で
ある。
バッファ記憶装置には、データを記憶しているデータ記
憶部106、データ記憶部106に記憶されたデータの
主記憶装置におけるアドレスを記憶するアドレス・アレ
イ100、アドレスを比較スルコンパレータ102、コ
ンパレータ102の比較結果によシデータ記憶部106
におけるアドレスを生成するエンコーダ104が設けら
れる。
バッファ記憶装置が中央処理装置から参照されると、バ
ッファ記憶装置はアドレス・アレイ100内のアドレス
と参照されたアドレスをコンパレータ102で比較する
。一致するアドレスがおるときには、コンパレータ10
2の比較結果を用いて、エンコーダ104が一致したア
ドレスに対応するデータのデータ記憶部106内でのア
ドレスを生成する。エンコーダ104によシ生成された
アドレスにもとづいて、データ記憶部106からデータ
を読出し、中央処理装置に送出する。
なお、エンコーダを用いない方式も知られている。この
方式では、アドレス・プレイ100には、データ記憶部
106に記憶されたデータの主記憶装置におけるアドレ
スの他に、そのデータのデータ記憶部におけるアドレス
が記憶されているため、エンコーダを介さなくてもデー
タ記憶部106におけるアドレスを得ることができる。
しかし、この方式では、エンコーダ104のかわりにセ
レクタが必要である。
アドレス・アレイ100内に記憶されたすべてのアドレ
スと、参照されたアドレスとを、高速に比較するには、
アドレス・アレイ100のアドレス数と同数のコンパレ
ータを設けるととが望ましいが、全体の規模を小さくす
るためには、コンノくレータの数は少ない方がよい。コ
ンノくレータの数を少なくするものとしては、セット・
アソシアティブ方式が知られている。
セット・アソシアティブ方式では、アドレス・アレイ1
00とデータ記憶部106を複数のカラムに分割してお
り、さらに各カラムを複数のローに分割している。各ア
ドレスに対しては1つのカラムが一意に決まり、そのカ
ラムの中からは複数ローのうちの任意の1つが対応する
。各アドレスに対してカラムが1つに制限されるので、
コンパレータ102はカラム当りのロー数だけ必要であ
る。
しかし、上記いずれの方式のバッファ記憶装置を用いて
も、データ記憶部106を参照するまでの過程には、大
容量低速のアドレス・アレイ100を読出す操作、読出
しデータをコンパレータ102で比較する操作、および
比較結果をエンコーダ104でアドレスに変換する操作
が必要でおるため、バッファ記憶装置でのアクセス速度
が遅くなるという欠点があった。
〔発明の目的〕
本発明の目的は、これら掟来の欠点を改善するため、コ
ンパレータの比較操作やエンコーダの操作を不要にし、
かつアドレス・アレイの読出し操作を高速にして、アク
セス速度を向上できるバッファ記憶装置を提供すること
にある。
〔発明の概要〕
上記の目的を達成するため、本発明のバッファ記憶装置
は、主記憶装置に記憶されたデータの一部を複写したデ
ータ記憶部と、該データ記憶部に記憶されたデータのア
ドレスを、1個以上のカラムとローに分割された領域に
記憶するアドレス・アレイを備えたバッファ記憶装置に
おいて、各カラムごとに最も新しくアクセスされたロー
のアドレスおよび該アドレスが指定するデータのデータ
記憶部上のアドレスを記憶する手段を有し、中央処理装
置から与えられたアドレスが最も新しくアクセスされた
ローであることを判断したときには、上記記憶手段から
アドレスを読出し、該アドレスを用いてデータ記憶部か
らデータを得て、中央処理装置に送出することに特徴が
ある。
〔発明の実施例〕
以下、本発明の原理および実施例を図面によシ説明する
第2図は本発明の原理を示す概略ブロック図であり、第
3図は中央処理装置とバッファ記憶装置のインターフェ
ースを示す図である。
本発明のバッファ記憶装置は、第2図に示すように、デ
ータ記憶部200と最新アクセス・ロー・アドレス・ア
レイ200を設けるのみで、コンパレータ、エンコーダ
はいずれも不要である。
ところで、命令トレース・データにもとづくシミュレー
ションの結果によると、セット・アソシアティブ方式の
バッファ記憶装置では、次のような現象が新たに確認さ
れた。すなわち、同一カラムに着目すると、最も新しく
アクセスされたロー(最新アクセス・ロー)のデータが
再び参照される頻度は非常に高いということである。本
発明においては、この現象に着目し、各カラムごとに最
新アクセス・ローのデータの主記憶装置内におけるアド
レス、およびデータ記憶部内におけるアドレスを、それ
ぞれ格納した最新アクセス・ロー・アドレス・アレイ2
00を付加する。すなわち、従来のセット・アソシアテ
ィブ方式のバッファ記憶装置に対して、第2図に示す最
新アクセス・ロー・アドレス・アレイ200を付加する
のである。
本発明のバッファ記憶装置は、中央処理装置からのメモ
リ参照に際して、従来からの装置によるアクセスと並行
して、最新アクセス・ロー・アドレス・アレイ200を
用いたアクセスを開始する。
そのメモリ参照が最も新しくアクセスされたローへの参
照である場合には、最新アクセス・ロー・アドレス・ア
レイ200を用いたアクセスから高速度にデータが得ら
れる。
第3図により、中央処理装置とバッファ記憶装置とのイ
ンターフェースを説明スる。
中央処理装置300がバッファ記憶装置302に参照要
求を出すには、リクエスト信号線304に”1”を、ア
ドレス信号線306に参照したいアドレスをそれぞれ印
加する。アドレス信号線306に印加されたアドレスに
対するデータが、バッファ記憶装置302に存在する場
合には、データ送出信号線310に1”を、データ信号
線308にそのデータをそれぞれ印加することにより、
バッファ記憶装置302は中央処理装置300に応答す
る。アドレス信号線306に印加されたアドレスに対す
るデータがバッファ記憶装置302に存在しない場合に
は、データ送出信号線310に0”を印加することによ
り、バッファ記憶装置302は中央処理装置300に応
答する。
第4A図、第4B図は、本発明の実施例を示すバッファ
記憶装置の構成図であり、第5図、第6図および第7図
は第4A図、第4B図の主要部の動作タイミング・チャ
ートである。なお、第4A図、第4B図は、第4図に示
すように配置され、互に接続されている。また、第5図
〜第7図のタイミング・チャートでは、説明の都合上、
基準時刻をTOと定める。さらに、単位時間を考え、自
然数nに対して基準時刻TOよりn単位時間後の時刻を
Tnと定める。
また、本笑施例では、40−.4096カラム構成のセ
ット・アソシアティブ方式を考えているが任意のロー数
、任意のカラム数をもったセット・アソシアティブ方式
に拡張できることは勿論である。
バッファ記憶装置は、最初に動作1を行い、次(9) に動作2を行う。動作2の後、中央処理装置からの参照
が最新アクセス・ローへの参照でない場合には、動作3
を行う。
先ず、動作1を説明する。動作1の説明に関する限り、
第5図、第6図、第7図の内容は全く同一である。した
がって、動作1の説明には便宜上第5図を用いてタイミ
ングを説明するが、第6図または第7図を用いても動作
1の説明は全く同じである。
バッファ記憶装置は、第4A図、第4B図に示すように
、アドレス・アレイ406.4個のコンパレータ408
,410,412,414、エンコーダ416、セレク
タ450およびデータ記憶部456の他に、最新アクセ
ス・ロー・アドレス・アレイ430が新たに設けられる
。その他、再配置制御回路484、コンパレータ432
、アドレス・レジスタ400、パルス発生回路470゜
1単位時間遅延回路479、等が設けられている。
セレクタ450には、アドレス・アレイ406で比較さ
れたアドレス、最新アクセス・ロー・ア(10) ドレス・アレイ430で照合されたアドレス、および再
配置制御回路484からの出力であるアドレスがそれぞ
れ入力し、パルス発生回路470からの左、中、右の各
選択信号によシいずれか1つが選択される。
(1)動作1 中央処理装置とバッファ記憶装置とのインターフェース
で説明したように、先ず第4A図のリクエスト信号線3
04に1”が印加され、アドレス信号線306に参照し
たいアドレスが印加される。両者が印加された時間を、
第5図に示すようにToとする。リクエスト信号線30
4上の信号は、第4B図のパルス発生回路470に入力
する。
パルス発生回路470は、時刻TOでアドレス・レジス
タ400へのラッチ要求信号とセレクタ450への中選
択信号を発生する。また、パルス発生回路470は、時
刻T3で信号線472が10”のときに、セレクタ45
0への左選択信号を時刻T4で発生する。さらに、パル
ス発生回路470は、時刻T3で信号線472が0”で
あ(11) す、かつ、時刻T6で信号線419がO”のときに、主
記憶装置へのリード要求信号を時刻T6で発生し、アド
レス・アレイ406と最新アクセス・ロー・アドレス・
アレイ430とデータ記憶部456へのライト要求信号
およびセレクタ450への右選択信号を時刻T14で発
生する。
このように、パルス発生回路470は、時刻TOで、ア
ドレス・レジスタ400へのラッチ要求信号とセレクタ
450への中選択信号を発生する。
ラッチ要求信号を受けたアドレス・レジスタ400は、
第5図に示したように、TO以後アドレス信号線306
上の情報を記憶する。
上記アドレス・レジスタ400の24ビツトのうち、下
位12ビツト(12−23ビツト)は信号線404を介
してアドレス・アレイ406のカラム・アドレス・デコ
ーダと、最新アクセス・ロー・アドレス・アレイ430
のアドレス・デコーダに印加される。アドレス・アレイ
406および最新アクセス・ロー・アドレス・アレイ4
30は、(12) 上記のように信号線404を介して印加されたアドレス
情報をもとに、第5図に示すように、時刻Toからリー
ドを開始する。アドレス・アレイ406では、カラム・
アドレス・デコーダによって決められだカラムのロー(
0〜3)が読出され、第5図に示すように、時刻T4以
降信号線420゜422.424,426にそれぞれ出
力される。
同じように、最新アクセス・ロー・アドレス・アレイ4
30でも、アドレス・デコーダによって決められ九カラ
ムの最新アクセス・ロ一部とアドレス部が読出され、第
5図に示すように持刻T2以降信号線434,436に
それぞれ出力される。
上記アドレス−レジスタ400024ビツトのウチ、上
位12ビツト(0〜11ビツト)は、信号線402を介
してコンパレータ408,410゜412.414,4
32、および最新アクセス・ロー・アドレス・アレイ4
30のアドレス部に印加される。
中選択信号を受けたセレクタ450は、第5図に示すよ
うに、TO以降信号線434の信号を信(13) 号線452に通過させる。
信号線434の情報はセレクタ450を通過して、信号
線454の上位ビット(0−1)となり、また信号線4
04を介して伝達された情報は、信号線454の下位ビ
ット(2−13)となる。信号線454の情報は、デー
タ記憶部456のアドレス・デコーダへ印加される。デ
ータ記憶部456は、信号線454の情報をアドレスと
し、第5図に示すように、時刻T2からリードを開始し
、読出された情報は時刻T4以降データ信号線308に
出力される。
時刻T2で信号線436に出力された情報は、信号線4
02を介して伝達された情報とコンパレータ432で比
較される。中央処理装置からの参照が最新アクセス・ロ
ーへの参照である場合には、コンパレータ432の入力
情報は一致し、コンパレータ432は信号線472に1
”を時刻T3で印加する。中央処理装置からの参照が最
新アクセス・ローへの参照でない場合にハ、コンパレー
タ432の入力情報は一致せず、コンパレータ(14) 432は信号線472に0”を時刻T3で印加する。
(11)動作2 動作2は、中央処理装置からの参照が最新アクセス・ロ
ーへの参照である場合と、最新アクセス・ローへの参照
でない場合とで異なる。
初めに、中央処理装置からの参照が最新アクセス・ロー
への参照である場合を説明する。
信号線472に印加された1”は、ORゲート476を
介してデータ送出信号線310に達する。これによって
参照されたデータがデータ信号線308を介して中央処
理装置に伝達され、データ送出信号線310を介して1
”が中央処理装置に伝達される。
次に、中央処理装置からの参照が最新アクセス・ローへ
の参照でない場合を説明する。なお、動作1の説明では
、第5図、第6図、および第7図は全く同一でめったた
め、第6図、第7図においても動作1の説明はそのまま
成立した。また、動作2の説明に関しても、第6図と第
7図は全く同(15) −である。したがって、タイミング・チャートの説明と
して第6図を用いることにする。
さて、この場合、コンパレータ4321d” O”を出
力し、時刻T3で信号線472を介してパルス発生回路
470に達する。パルス発生回路470は、時刻T4で
セレクタ450への左選択信号を発生する。左選択信号
を受けたセレクタ450は、第6図に示すように、T4
以降信号線418の信号を信号線452に通過させる。
第6図に示すように、時刻T4になると、アドレス・ア
レイ406から読出された情報は、信号線420,42
2,424,426を介して4つのコンパレータ408
,410,412,414に入力される。4つのコンパ
レータの他方の入力へは、信号線402を介してアドレ
ス・レジスタ400の上位12ビツトが入力されている
(i++)  動作3 動作3は、中央処理装置からの参照データがデータ記憶
部456に存在する場合と、存在しない場合とで異なる
(16) 初めに、中央処理装置からの参照データがデータ記憶部
456に存在する場合を、第6図を用いて説明する。説
明に当っては、参照データがロー1にある場合を例にと
り述べる。
4つのコンパレータのうち、41oの入力のみが一致し
、信号線411だけに′1”が印加され、他の信号線4
09,413,415には0”が印加される。
エンコーダは、信号線409,411,413゜415
の信号を2進数″01″に変換して信号線418に出力
する。信号線418の情報は、セレクタ450を通過し
、この情報が信号線454の上位ピッ)(0−1)とな
り、一方、信号線404を介して伝達された情報は、信
号線454の下位ビット(2−13)となる。信号線4
54の情報は、データ記憶部456のアドレス・デコー
ダに印加される。さらに、セレクタ450の出方は、信
号線452を介して最新アクセス・ロー・アドレス・7
1/イ430の最新アクセス・ロ一部ニモ印加される。
データ記憶部456は、信号線454(17) の情報をアドレスとし、第6図に示すように、時刻T6
からリードを開始し、読出された情報は、時刻T8以降
データ信号線308上に出力される。
また、信号線409,411,413,415の情報は
、ORゲート478にも入力される。信号線411は1
”であるため、信号線419は時刻T6で1”となる。
信号線419の1”は、1単位時間遅延回路479、O
Rゲート476を通過して、第6図に示すように、時刻
T7でデータ送出信号線310に1”を送出する。時刻
T6になると、パルス発生回路470は、最新アクセス
・ロー・アドレス・アレイ430へのライト要求信号を
発生する。ライト要求信号を受けた最新アクセス・ロー
・アドレス・アレイ430では、アドレス・デコーダに
よって決められたカラムの最新アクセス・ロ一部とアド
レス部へ信号線452.402上の情報が書込まれる。
なお、最新アクセス・ロー・アドレス・アレイ430の
アドレス・デコーダには、信号線404を介してア2 ドレス・レジスタ400の下位だットが印加され(18
) 続けている。
以上の動作により、中央処理装置からの参照が、最新ア
クセス・ローへの参照でない場合にも、その参照データ
がデータ記憶部456に存在するならば、データ信号線
308を介して参照されたアドレスのデータが中央処理
装置に伝達され、データ送出信号線310を介して1”
が中央処理装置に伝達されることがわかる。その場合、
最新アクセス・ロー・アドレス・アレイの内容が更新さ
れる。
次に、中央処理装置からの参照データがデータ記憶部に
存在しない場合を、第7図により説明する。動作1と動
作2の説明は、第5図と第6図を用いて説明した場合と
同じである。
この場合、コンパレータ408,410,412゜41
4の入力はすべて一致せず、信号線409゜411.4
13,415には′0”が印加される。
OR回路478には、上記信号線409,411゜41
3.415を介して0”が入力されるので、時刻T6で
信号線419には0”が出力される。
(19) 時刻T6で信号線419を介して0”を入力されたパル
ス発生回路470は、主記憶装置へのリード要求信号を
時刻T6で発生し、アドレス・アレイ406と最新アク
セス・ロー・アドレス・アレイ430とデータ記憶部4
56へのライト要求信号、およびセレクタ450への右
選択信号を時刻T14で発生する。
リード要求信号を受けた主記憶装置は、読出しアドレス
信号線480を介して転送されたアドレスのデータを、
書込みデータ信号線490を介して時刻T14に転送す
る。
再配置制御回路484は、F I FO(First:
[n  ’pirst Qut )方式や、L RU 
(LeastB、ecently Used)方式等の
公知の再配置技術により構成されたものであり、新しく
データが登録されるべきロ一番号を信号線482に出力
する。
本実施例は、LRU方式を用いた場合であり、再配置制
御回路484は、信号線404を介して入力されるカラ
ム・アドレス情報、信号線419を介して入力される、
中央処理装置からの参照デー(20) 一タがデータ記憶部456に存在するか否かの情報、お
よび信号線418を介して入力されるエンコーダ出力情
報にもとづき、各カラムごとにローの使用状況を管理し
て、最も以前に使用されたロ一番号を信号線482に出
力する。信号線482の情報は、右選択信号を受けたセ
レクタ450を通過して信号線452に出力される。信
号線452の情報は、信号線454の上位(o−i)ビ
ットとなり、信号線404の情報が信号線454の下位
ビット(2−13)となる。信号線454の情報は、デ
ータ記憶部456のアドレス・デコーダに印加される。
ライト要求を受けたアドレス・アレイ406では、信号
線404の情報が指示するカラムの中の、信号線482
の情報が指示するローに、信号線402の情報が書込ま
れる。
ライト要求を受けた最新アクセス・ロー・アドレス・ア
レイ430では、信号線404の情報が指示するカラム
の最新アクセス・ロ一部とアドレス部に、信号線452
の情報と信号線402の情(21) 報が書込まれる。
ライト要求を受けたデータ記憶部456では、信号崗4
54の情報の指示するところに、主記憶装置から書込み
データ信号線490を介して転送されたデータが書込ま
れる。
以上により、中央処理装置からの参照データがデータ記
憶部456に存在しないときに、主記憶装置よりそのデ
ータが読出されて、そのデータが最新アクセス・ローと
なるように、データ記憶部456とアドレス・アレイ4
06と最新アクセス・ロー・アドレス・アレイ430と
がそれぞれ更新される。
以上で、動作1,2.3が終了した。
本実施例では、エンコーダを用いたセット・アソシアテ
ィブ方式のバッファ記憶装置について説明したが、エン
コーダのかわりにセレクタを用いる方式でも、同じよう
にして適用できる。
本実施例においては、参照が最新アクセス・ローへの参
照である場合には第5図に示すように、参照されたデー
タが時刻T4でデータ信号線に出(22) 力される。一方、参照が最新アクセス・ローへの参照で
ない場合には、第6図に示すように、参照されたデータ
が時刻T8でデータ信号線に出力される。両者の出現頻
度を比較すると、最新アクセス・ローが参照される場合
の頻度の方が非常に高いことが、シミュレーション結果
より得られている。したがって、殆んどの場合、参照さ
れたデータは、時刻T4でデータ信号線308に出力さ
れることになる。
これに対して、従来のセット・アソシアティブ方式のバ
ッファ記憶装置は、本実施例から最新アクセス・ロー・
アドレス・アレイ430を除いた装置であるため、参照
されたデータは時刻T8でデータ信号線に出力される。
つまシ、本実施例の方が、参照されたデータは殆んどの
場合に、時刻T4でデータ信号線308上に出力され、
従来に比ベアクセス時間が短縮されたことになる。
〔発明の効果〕
以上説明したように、本発明によれば、殆んどの参照は
最新アクセス・ロー・アドレス・アレイ(23) から直接、データ記憶部を読出してデータを得ることが
できるので、従来の方式に比較して、最新アクセス・ロ
ー・アドレス・アレイがアドレス・アレイより容量の小
さい分だけ読出し時間が短かくたる。また、コンパレー
タやエンコーダが不要となって、それらの処理時間がな
くなるので、殆んどの参照の場合、上記処理時間が減少
した分だけ、メモリ・アクセス・タイムを短縮すること
ができる。
【図面の簡単な説明】
第1図は従来のバッファ記憶装置の概略ブロック図、第
2図は本発明の原理を示す概略ブロック図、第3図は中
央処理装置とバッファ記憶装置のインターフェースの説
明図、第4図は第4A図、第4B図の配置を示す図、第
4A図、第4B図は本発明の実施例を示すバッファ記憶
装置の構成図、第5図、第6図および第7図はそれぞれ
第4A図。 第4B図における主要部の動作タイムチャートである。 300・・・中央処理装置、302・・・バッファ記憶
部(24) 置、304・・・リクエスト信号線、306・・・アド
レス信号線、308・・・データ信号線、310・・・
データ送出信号線、400・・・アドレス・レジスタ、
406・・・アドレス・アレイ、430・・・最新アク
セス・ロー・アドレス・アレイ、408,4i0゜41
2.414,432・・・コンパレータ、416・・・
エンコーダ、450・・・セレクタ、456・・・チー
(25) 斯 帽 第2 口 手続補正書(方式) 事件の表示 昭和 58年特許願第 92274   号発明の名称 バッファ記憶装置 補正をする者 事件との関係   特 許 出願  人名 称  <5
10)株式会肚 日 立 製 作所代   理   人 居 所   〒100東京都千代田区丸の内−丁目5番
1号株式会社日立製作所内 電話Ikf 2+2−11
11吠代表)553−

Claims (1)

  1. 【特許請求の範囲】 1、主記憶装置に記憶されたデータの一部を複写したデ
    ータ記憶部と、該データ記憶部に記憶されたデータのア
    ドレスを、1個以上のカラムとローに分割された領域に
    記憶するアドレス・アレイを備えたバッファ記憶装置に
    おいて、各カラムごとに最も新しくアクセスさnたロー
    のアドレスおよび該アドレスが指定するデータのデータ
    記山部上のアドレスを記憶する手段を有し、中央処理装
    置から与えられたアドレスが最も新しくアクセスされた
    ローであることを判断したときには、上記記憶手段から
    アドレスを読出し、該アドレスを用いてデータ記憶部か
    らデータを得て、中央処理装置に送出することを特徴と
    するバッファ記憶装置。 2、中央処理装置から与えられたアドレスが最も新しく
    アクセスされたローでないことを判断したときには、ア
    ドレス・アレイにょシデータがデータ記憶部に存在する
    か否かを判定し、存在すれば、上記アドレス・アレイか
    ら得られたアドレスを用いてデータ記憶部をアクセスし
    、データを読出すことを特徴とする特許請求の範囲第1
    項記載のバッファ記憶装置。
JP58092274A 1983-05-27 1983-05-27 バツフア記憶装置 Pending JPS59218690A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63202916A (ja) * 1987-02-09 1988-08-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 化合物半導体の形成方法
WO2005008501A1 (ja) * 2003-07-22 2005-01-27 Fujitsu Limited キャッシュメモリ装置およびキャッシュメモリ制御方法

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Publication number Priority date Publication date Assignee Title
JPS63202916A (ja) * 1987-02-09 1988-08-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 化合物半導体の形成方法
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