JP3039054B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサから
成る画像処理装置に関するものである。
成る画像処理装置に関するものである。
【０００２】
【従来の技術】従来、複数のプロセッサから成る信号処
理装置が知られている。このような装置では、信号処理
が分散的あるいは並列的に行われるため、最終処理結果
からプログラムのバグを見つけるのは難しい。ここで、
信号処理が分散的に行われる装置では、プログラムが分
割され、分割されたプログラムが夫々プロセッサに与え
られ、各プロセッサはこの分割して与えられたプログラ
ムに従って入力信号に信号処理を施す。このように、各
プロセッサが互いに異なった信号処理をしたり、或い
は、複数のプロセッサがグループ分けされ、各グループ
が互いに異なった信号処理をする場合、これを分散的な
処理と言う。また、信号処理が並列的に行われる装置で
は、複数のプロセッサが異なるデータに対して同じ信号
処理をするようになされている。
理装置が知られている。このような装置では、信号処理
が分散的あるいは並列的に行われるため、最終処理結果
からプログラムのバグを見つけるのは難しい。ここで、
信号処理が分散的に行われる装置では、プログラムが分
割され、分割されたプログラムが夫々プロセッサに与え
られ、各プロセッサはこの分割して与えられたプログラ
ムに従って入力信号に信号処理を施す。このように、各
プロセッサが互いに異なった信号処理をしたり、或い
は、複数のプロセッサがグループ分けされ、各グループ
が互いに異なった信号処理をする場合、これを分散的な
処理と言う。また、信号処理が並列的に行われる装置で
は、複数のプロセッサが異なるデータに対して同じ信号
処理をするようになされている。
【０００３】このように、信号処理が分散的あるいは並
列的に行われる信号処理装置では、本来１つである仕事
を小仕事に分割して、各プロセッサにて同時に処理し、
これらの各処理を統合した結果を最終処理結果として出
力しているので、プログラムにバグがあった場合に、最
終処理結果から、どの小仕事でバグが起こっているのか
を知るのが難しく、大規模のプログラム開発の効率が悪
いといった問題点がある。本発明は、この従来の問題点
を解決した画像処理装置を提供することを目的とする。
列的に行われる信号処理装置では、本来１つである仕事
を小仕事に分割して、各プロセッサにて同時に処理し、
これらの各処理を統合した結果を最終処理結果として出
力しているので、プログラムにバグがあった場合に、最
終処理結果から、どの小仕事でバグが起こっているのか
を知るのが難しく、大規模のプログラム開発の効率が悪
いといった問題点がある。本発明は、この従来の問題点
を解決した画像処理装置を提供することを目的とする。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、信号処理が分散的あるいは並列的に行われる信号
処理装置では、プログラムにバグがあった場合に、どの
小仕事でバグが起こっているのかを知るのが難しく、大
規模のプログラム開発の効率が悪いというものである。
点は、信号処理が分散的あるいは並列的に行われる信号
処理装置では、プログラムにバグがあった場合に、どの
小仕事でバグが起こっているのかを知るのが難しく、大
規模のプログラム開発の効率が悪いというものである。
【０００５】
【課題を解決するための手段】本発明は、ホストコンピ
ュータ６から供給される処理情報に基づいて複数のプロ
セッサ（演算部３）にて入力画像データに同時に信号処
理を施し、各プロセッサの処理結果を統合することによ
り最終処理結果を示すデータを得るようになされた画像
処理装置において、上記ホストコンピュータから供給さ
れる選択信号に基づいて複数のプロセッサのうち所望の
プロセッサを指定するデコーダ手段（デバッグ選択部５
１）と、上記ホストコンピュータからのデバッグ開始信
号により指定されたプロセッサの処理結果を示すデータ
を順次記憶すると共に上記指定されたプロセッサからの
トリガー信号に基づいて上記記憶を停止（デバッグ・ア
ドレス生成部５２）する記憶手段（デバッグ・メモリ５
４）と、上記ホストコンピュータから供給される読み出
し信号に基づいて上記記憶手段に記憶されている上記処
理結果を示すデータを上記記憶手段から読み出して上記
ホストコンピュータに供給する制御手段（デバッグ・メ
モリ制御部５３）とを備えたことを特徴とする画像処理
装置である。
ュータ６から供給される処理情報に基づいて複数のプロ
セッサ（演算部３）にて入力画像データに同時に信号処
理を施し、各プロセッサの処理結果を統合することによ
り最終処理結果を示すデータを得るようになされた画像
処理装置において、上記ホストコンピュータから供給さ
れる選択信号に基づいて複数のプロセッサのうち所望の
プロセッサを指定するデコーダ手段（デバッグ選択部５
１）と、上記ホストコンピュータからのデバッグ開始信
号により指定されたプロセッサの処理結果を示すデータ
を順次記憶すると共に上記指定されたプロセッサからの
トリガー信号に基づいて上記記憶を停止（デバッグ・ア
ドレス生成部５２）する記憶手段（デバッグ・メモリ５
４）と、上記ホストコンピュータから供給される読み出
し信号に基づいて上記記憶手段に記憶されている上記処
理結果を示すデータを上記記憶手段から読み出して上記
ホストコンピュータに供給する制御手段（デバッグ・メ
モリ制御部５３）とを備えたことを特徴とする画像処理
装置である。
【０００６】
【作用】これによれば、各プロセッサの処理状況を容易
に把握できるので、プログラムのバグの発見が容易にな
り、大規模のプログラムを効率良く作成できる。
に把握できるので、プログラムのバグの発見が容易にな
り、大規模のプログラムを効率良く作成できる。
【０００７】
【実施例】図１を参照しながら本発明の画像処理装置の
一実施例を説明する。本発明の画像処理装置は、演算部
３やメモリ４等を制御したり、バス上のデータのやりと
りを管理する装置制御プロセッサ２０と通信データ保持
回路３０から成る装置制御部１と、データバス８から演
算部３やワークメモリ部４へのデータの入力を制御した
り、演算部３やワークメモリ部４からデータバス８への
データの出力を制御するデータフロー制御部と、入力さ
れる画像データに信号処理を施す演算部３と、この演算
部３が入力データを処理する際に、途中結果を一時的に
記憶したり、その他演算部３が処理動作するのに必要な
データを記憶するワークメモリ部４と、演算部３にて処
理された画像データを外部に出力したり、外部から入力
された画像データをデータバス８に供給する入出力部
５、及び、各プロセッサ内部の回路から選択的に演算結
果のデータを吸収し、ホストコンピュータ６に供給する
デバッグメモリ部５０から構成される。
一実施例を説明する。本発明の画像処理装置は、演算部
３やメモリ４等を制御したり、バス上のデータのやりと
りを管理する装置制御プロセッサ２０と通信データ保持
回路３０から成る装置制御部１と、データバス８から演
算部３やワークメモリ部４へのデータの入力を制御した
り、演算部３やワークメモリ部４からデータバス８への
データの出力を制御するデータフロー制御部と、入力さ
れる画像データに信号処理を施す演算部３と、この演算
部３が入力データを処理する際に、途中結果を一時的に
記憶したり、その他演算部３が処理動作するのに必要な
データを記憶するワークメモリ部４と、演算部３にて処
理された画像データを外部に出力したり、外部から入力
された画像データをデータバス８に供給する入出力部
５、及び、各プロセッサ内部の回路から選択的に演算結
果のデータを吸収し、ホストコンピュータ６に供給する
デバッグメモリ部５０から構成される。
【０００８】またホストコンピュータ６はシステムバス
９を介して装置制御部１と接続され、画像処理装置の実
行制御やプログラム開発環境として使用される。そし
て、外部コンピュータ６からのプログラムが装置制御部
１内のプログラムバッファメモリ（図示せず）に書き込
まれ、このプログラムバッファメモリから読み出された
プログラムがメモリバス７を介してデータフロー制御部
２、演算部３にロードされる。さらにホストコンピュー
タ１からワークメモリ部４のアクセスが行われる。尚、
図中の破線は制御線、実線はデータ線である。
９を介して装置制御部１と接続され、画像処理装置の実
行制御やプログラム開発環境として使用される。そし
て、外部コンピュータ６からのプログラムが装置制御部
１内のプログラムバッファメモリ（図示せず）に書き込
まれ、このプログラムバッファメモリから読み出された
プログラムがメモリバス７を介してデータフロー制御部
２、演算部３にロードされる。さらにホストコンピュー
タ１からワークメモリ部４のアクセスが行われる。尚、
図中の破線は制御線、実線はデータ線である。
【０００９】演算部３は多数（例えば７２個）のプロセ
ッサからなっている。またワークメモリ部４は例えばメ
モリとアドレス生成部とからなり、アドレスのビット割
り付けにより１次元から多次元までのメモリとして使用
される。さらに入出力部５は、例えばダブルバッファ方
式のメモリで構成され、高速レートのデータ入出力がで
きると共に、外部同期方式によって、入出力データバス
１４，１５に接続される外部機器のデータレートに合わ
せて入出力を行うことができる。
ッサからなっている。またワークメモリ部４は例えばメ
モリとアドレス生成部とからなり、アドレスのビット割
り付けにより１次元から多次元までのメモリとして使用
される。さらに入出力部５は、例えばダブルバッファ方
式のメモリで構成され、高速レートのデータ入出力がで
きると共に、外部同期方式によって、入出力データバス
１４，１５に接続される外部機器のデータレートに合わ
せて入出力を行うことができる。
【００１０】またデータバス８は、例えば１６本の独立
したバス線ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，ＷＩＲ，
ＷＩＧ，ＷＩＢ，ＷＩＡ，ＶＯＲ，ＶＯＧ，ＶＯＢ，Ｖ
ＯＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯＡによって構成さ
れ、このうちの８本（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩ
Ａ，ＷＩＲ，ＷＩＧ，ＷＩＢ，ＷＩＡ）が演算部３に入
力データ（例えば、３原色信号Ｒ，Ｇ，Ｂと音声信号）
を供給するバス線とされ、他の８本（ＶＯＲ，ＶＯＧ，
ＶＯＢ，ＶＯＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯＡ）は
演算部３から出力データ（例えば、処理された３原色信
号Ｒ，Ｇ，Ｂと音声信号）が供給されるバス線とされ
る。さらに、これらのバス線の夫々４本づつ（ＷＩＲ，
ＷＩＧ，ＷＩＢ，ＷＩＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，Ｗ
ＯＡ）がワークメモリ部４に接続され、残りの４本づつ
（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，ＶＯＲ，ＶＯＧ，
ＶＯＢ，ＶＯＡ）が入出力部５に供給される。
したバス線ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，ＷＩＲ，
ＷＩＧ，ＷＩＢ，ＷＩＡ，ＶＯＲ，ＶＯＧ，ＶＯＢ，Ｖ
ＯＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯＡによって構成さ
れ、このうちの８本（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩ
Ａ，ＷＩＲ，ＷＩＧ，ＷＩＢ，ＷＩＡ）が演算部３に入
力データ（例えば、３原色信号Ｒ，Ｇ，Ｂと音声信号）
を供給するバス線とされ、他の８本（ＶＯＲ，ＶＯＧ，
ＶＯＢ，ＶＯＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯＡ）は
演算部３から出力データ（例えば、処理された３原色信
号Ｒ，Ｇ，Ｂと音声信号）が供給されるバス線とされ
る。さらに、これらのバス線の夫々４本づつ（ＷＩＲ，
ＷＩＧ，ＷＩＢ，ＷＩＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，Ｗ
ＯＡ）がワークメモリ部４に接続され、残りの４本づつ
（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，ＶＯＲ，ＶＯＧ，
ＶＯＢ，ＶＯＡ）が入出力部５に供給される。
【００１１】次に、装置制御部１内に設けられ、各プロ
セッサから選択的に演算結果のデータを取り出し、ホス
トコンピュータに供給するデバッグメモリ部５０につい
て図２乃至図７を参照しながら説明する。図２は、デバ
ッグメモリ部５０と複数のプロセッサ及びホストコンピ
ュータ６との関係を説明するために、図１を示す本発明
の画像処理装置の一実施例を示すブロック図のうち、関
係する箇所を抽出した簡略化されたブロック図である。
セッサから選択的に演算結果のデータを取り出し、ホス
トコンピュータに供給するデバッグメモリ部５０につい
て図２乃至図７を参照しながら説明する。図２は、デバ
ッグメモリ部５０と複数のプロセッサ及びホストコンピ
ュータ６との関係を説明するために、図１を示す本発明
の画像処理装置の一実施例を示すブロック図のうち、関
係する箇所を抽出した簡略化されたブロック図である。
【００１２】図２に示すようにデバッグメモリ部５０
は、ホストコンピュータ６からアドレス信号が供給さ
れ、また、デバッグデータをホストコンピュータ６に供
給するようにホストコンピュータ６と接続されている。
また、デバックメモリ部５０は、複数のプロセッサのう
ちデバッグデータを取り出したいプロセッサに対して選
択信号ＳＥＬを送出するようになされ、この選択信号Ｓ
ＥＬに応答して、該当するプロセッサはデバッグデータ
バスを介してデバッグデータＤＢＡＧをデバッグメモリ
部５０に供給するようになされている（デバッグデータ
バスは、図１には図示されていない）。デバッグデータ
ＤＢＡＧは図１に示すデバッグメモリ部５０のデバッグ
データ入力端子に供給される。また、図１において、デ
バッグメモリ部５０の出力端子ＳＥＬＴから選択信号Ｓ
ＥＬが出力される。尚、このデバッグデータとは、各プ
ロセッサにおける処理結果を示すデータである。
は、ホストコンピュータ６からアドレス信号が供給さ
れ、また、デバッグデータをホストコンピュータ６に供
給するようにホストコンピュータ６と接続されている。
また、デバックメモリ部５０は、複数のプロセッサのう
ちデバッグデータを取り出したいプロセッサに対して選
択信号ＳＥＬを送出するようになされ、この選択信号Ｓ
ＥＬに応答して、該当するプロセッサはデバッグデータ
バスを介してデバッグデータＤＢＡＧをデバッグメモリ
部５０に供給するようになされている（デバッグデータ
バスは、図１には図示されていない）。デバッグデータ
ＤＢＡＧは図１に示すデバッグメモリ部５０のデバッグ
データ入力端子に供給される。また、図１において、デ
バッグメモリ部５０の出力端子ＳＥＬＴから選択信号Ｓ
ＥＬが出力される。尚、このデバッグデータとは、各プ
ロセッサにおける処理結果を示すデータである。
【００１３】デバッグメモリ部５０の構成について図３
を参照しながら説明する。デバッグメモリ部５０は、ホ
ストコンピュータ６から供給されるプロセッサ選択信号
をデーコードするデコーダを有し、デコードされたプロ
セッサ選択信号と、ホストコンピュータ６から供給され
選択されたプロセッサ内のデバッグデータを読み採る位
置を指定するデバッグ点選択信号を各プロセッサに供給
デバッグ選択部５１と、ホストコンピュータから供給さ
れるデバッグ開始信号とプロセッサ側から供給されるト
リガー信号に基づいて、デバッグデータを回収するため
のアドレスと、書き込み信号を生成するデバッグアドレ
ス生成部５２と、ホストコンピュータ６から供給される
アドレス及び読み出し制御信号と、デバッグアドレス生
成部５２から供給される書き込み制御信号とアドレスを
選択的にデバッグメモリ５４に供給するデバッグメモリ
制御部５３と、各プロセッサから供給されるデバッグデ
ータを記憶し、ホストコンピュータに供給するデバッグ
メモリ５４とで構成される。尚、この実施例において、
デバッグメモリの容量は、幅がプロセッサのプログラム
カウンタアドレスのビット幅にトリガーの１ビットを加
えたビット数を有し、奥行きが２０４８ビットのメモリ
を使用している。
を参照しながら説明する。デバッグメモリ部５０は、ホ
ストコンピュータ６から供給されるプロセッサ選択信号
をデーコードするデコーダを有し、デコードされたプロ
セッサ選択信号と、ホストコンピュータ６から供給され
選択されたプロセッサ内のデバッグデータを読み採る位
置を指定するデバッグ点選択信号を各プロセッサに供給
デバッグ選択部５１と、ホストコンピュータから供給さ
れるデバッグ開始信号とプロセッサ側から供給されるト
リガー信号に基づいて、デバッグデータを回収するため
のアドレスと、書き込み信号を生成するデバッグアドレ
ス生成部５２と、ホストコンピュータ６から供給される
アドレス及び読み出し制御信号と、デバッグアドレス生
成部５２から供給される書き込み制御信号とアドレスを
選択的にデバッグメモリ５４に供給するデバッグメモリ
制御部５３と、各プロセッサから供給されるデバッグデ
ータを記憶し、ホストコンピュータに供給するデバッグ
メモリ５４とで構成される。尚、この実施例において、
デバッグメモリの容量は、幅がプロセッサのプログラム
カウンタアドレスのビット幅にトリガーの１ビットを加
えたビット数を有し、奥行きが２０４８ビットのメモリ
を使用している。
【００１４】ここで、デバッグアドレス生成部５２の構
成を図４を参照しながら説明する。デバッグアドレス生
成部５２は、ホストコンピュータ６から供給されるデバ
ッグ開始信号が供給される書き込み制御信号生成部５５
と、デバッグ開始信号及びプロセッサ側から供給される
トリガー信号が供給されるトリガー検知部５６と、書き
込み制御信号生成部５５から出力される書き込み制御信
号が反転された信号とトリガー検知部の出力信号が供給
され、それらの論理積を制御信号として制御信号生成部
５５に供給する論理回路５８と、アドレス信号を生成す
るアドレス生成部５７とからなる。
成を図４を参照しながら説明する。デバッグアドレス生
成部５２は、ホストコンピュータ６から供給されるデバ
ッグ開始信号が供給される書き込み制御信号生成部５５
と、デバッグ開始信号及びプロセッサ側から供給される
トリガー信号が供給されるトリガー検知部５６と、書き
込み制御信号生成部５５から出力される書き込み制御信
号が反転された信号とトリガー検知部の出力信号が供給
され、それらの論理積を制御信号として制御信号生成部
５５に供給する論理回路５８と、アドレス信号を生成す
るアドレス生成部５７とからなる。
【００１５】次にデバッグメモリ部の動作を説明する。
ホストコンピュータ６は、デバッグデータを取り出すプ
ロセッサと、そのプロセッサのデバッグ点を、プロセッ
サ選択信号とデバッグ点選択信号を出力することにより
指定する。また、ホストコンピュータ６がアドレス選択
信号をデバッグメモリ制御部に供給することにより、デ
バッグメモリ制御部５３は、アドレス選択信号に応じた
信号をデバッグメモリ５４に供給する。次に、ホストコ
ンピュータ６はデバッグアドレス生成部５２にデバッグ
開始信号を供給し、デバッグアドレス生成部５２の書き
込み制御信号生成動作を開始させる。
ホストコンピュータ６は、デバッグデータを取り出すプ
ロセッサと、そのプロセッサのデバッグ点を、プロセッ
サ選択信号とデバッグ点選択信号を出力することにより
指定する。また、ホストコンピュータ６がアドレス選択
信号をデバッグメモリ制御部に供給することにより、デ
バッグメモリ制御部５３は、アドレス選択信号に応じた
信号をデバッグメモリ５４に供給する。次に、ホストコ
ンピュータ６はデバッグアドレス生成部５２にデバッグ
開始信号を供給し、デバッグアドレス生成部５２の書き
込み制御信号生成動作を開始させる。
【００１６】ここで、デバッグアドレス生成部５２の動
作タイミングについて図５を参照しながら説明する。デ
バッグアドレス生成部５２のアドレス生成部からは常に
アドレスが出力され、デバッグ開始信号が入力される
と、デバッグデータはデバッグメモリ５４に書き込まれ
続ける。次に、プロセッサからトリガー信号が供給され
ると、その１０２４クロック後に書き込みが停止され
る。その結果、トリガー信号が入力される前に書き込ま
れた１０２４クロック分のを合わせて２０４８個のサン
プルデータがデバッグメモリ５４に書き込まれる。
作タイミングについて図５を参照しながら説明する。デ
バッグアドレス生成部５２のアドレス生成部からは常に
アドレスが出力され、デバッグ開始信号が入力される
と、デバッグデータはデバッグメモリ５４に書き込まれ
続ける。次に、プロセッサからトリガー信号が供給され
ると、その１０２４クロック後に書き込みが停止され
る。その結果、トリガー信号が入力される前に書き込ま
れた１０２４クロック分のを合わせて２０４８個のサン
プルデータがデバッグメモリ５４に書き込まれる。
【００１７】次に、デバッグメモリのデバッグデータの
ビット構成を図６を参照しながら説明する。図６に示す
ように、デバッグメモリのデバッグデータのビット構成
は、プログラムカウンタアドレスを記憶する領域と、デ
バッグデータを記憶する領域と、トリガー信号を記憶す
る領域とからなる。
ビット構成を図６を参照しながら説明する。図６に示す
ように、デバッグメモリのデバッグデータのビット構成
は、プログラムカウンタアドレスを記憶する領域と、デ
バッグデータを記憶する領域と、トリガー信号を記憶す
る領域とからなる。
【００１８】このようにしてデバッグメモリ５４に書き
込まれたデバッグデータは、アドレス選択信号に基づい
てデバッグメモリ制御部にて選択されたホストコンピュ
ータからのアドレス信号とホストコンピュータからの読
み出し制御信号に応じて読み出され、ホストコンピュー
タ６に供給される。そして、ホストコンピュータにおけ
るデバッグ作業に用いられる。
込まれたデバッグデータは、アドレス選択信号に基づい
てデバッグメモリ制御部にて選択されたホストコンピュ
ータからのアドレス信号とホストコンピュータからの読
み出し制御信号に応じて読み出され、ホストコンピュー
タ６に供給される。そして、ホストコンピュータにおけ
るデバッグ作業に用いられる。
【００１９】次に、デバッグメモリ５４の構成について
図７を参照しながら説明する。図７では、説明を簡単に
するためにデバッグデータを６４ビットとし、転送デー
タを１６ビットとした。メモリは４つのセル（バンクで
も良い）からなり、各セルはセル選択器であるデコーダ
で生成されるセル選択信号にて選択される。このセル選
択器には、アドレスの上位２ビットと、読み出し／書き
込み信号が入力され、セル選択器は、書き込みの場合は
全てのセルを選択する信号を出力し、読み出しの場合は
アドレスをデコードして１つのセルを選択するための信
号を出力する。デバッグメモリに対するデータの入出力
は、デバッグデータの書き込みの場合、各セルに１６ビ
ットづつ計６４ビットのデータが同時に書き込まれ、読
み出しの場合、アドレス上位２ビットで指定されたセル
から１６ビットづつ読み出される。
図７を参照しながら説明する。図７では、説明を簡単に
するためにデバッグデータを６４ビットとし、転送デー
タを１６ビットとした。メモリは４つのセル（バンクで
も良い）からなり、各セルはセル選択器であるデコーダ
で生成されるセル選択信号にて選択される。このセル選
択器には、アドレスの上位２ビットと、読み出し／書き
込み信号が入力され、セル選択器は、書き込みの場合は
全てのセルを選択する信号を出力し、読み出しの場合は
アドレスをデコードして１つのセルを選択するための信
号を出力する。デバッグメモリに対するデータの入出力
は、デバッグデータの書き込みの場合、各セルに１６ビ
ットづつ計６４ビットのデータが同時に書き込まれ、読
み出しの場合、アドレス上位２ビットで指定されたセル
から１６ビットづつ読み出される。
【００２０】次に、デバッグデータバスについて説明す
る。デバッグデータバスはデバッグメモリと同じビット
幅を有し、転送レートはプロセッサからのデバッグデー
タ出力レートと同じである。デバッグデータバスへのデ
バッグデータへの入力の制御は、ホストコンピュータ６
から出力されるプロセッサ選択信号とデバッグ点選択信
号にて制御され、複数のプロセッサのうち、選択された
一つのプロセッサからのみデバッグデータが入力され
る。
る。デバッグデータバスはデバッグメモリと同じビット
幅を有し、転送レートはプロセッサからのデバッグデー
タ出力レートと同じである。デバッグデータバスへのデ
バッグデータへの入力の制御は、ホストコンピュータ６
から出力されるプロセッサ選択信号とデバッグ点選択信
号にて制御され、複数のプロセッサのうち、選択された
一つのプロセッサからのみデバッグデータが入力され
る。
【００２１】尚、デバッグメモリとしては、メモリを各
プロセッサ毎に用意し、ホストコンピュータが指定した
プロセッサのトリガー信号で全てのプロセッサのデバッ
グデータを同じタイミングで回収するようにしても良
い。この際、外部コンピュータはアドレス指定により目
的のプロセッサのデータを読み出すことができる。この
場合、１回の実行で多くのデバッグ情報を取れる点で優
れているが、ハードウェアの規模が若干大きくなる。
プロセッサ毎に用意し、ホストコンピュータが指定した
プロセッサのトリガー信号で全てのプロセッサのデバッ
グデータを同じタイミングで回収するようにしても良
い。この際、外部コンピュータはアドレス指定により目
的のプロセッサのデータを読み出すことができる。この
場合、１回の実行で多くのデバッグ情報を取れる点で優
れているが、ハードウェアの規模が若干大きくなる。
【００２２】このように、本発明によれば、各プロセッ
サの処理状況を容易に把握できるので、プログラムのバ
グの発見が容易になり、大規模のプログラムを効率良く
作成できるものである。
サの処理状況を容易に把握できるので、プログラムのバ
グの発見が容易になり、大規模のプログラムを効率良く
作成できるものである。
【００２３】また、各プロセッサの動作をホストコンピ
ュータ側で知ることができるので、各プロセッサの診断
機能としても役立つといった効果がある。
ュータ側で知ることができるので、各プロセッサの診断
機能としても役立つといった効果がある。
【００２４】
【発明の効果】この発明によれば、各プロセッサの処理
状況を容易に把握できるので、プログラムのバグの発見
が容易になり、大規模のプログラムを効率良く作成でき
るようになった。
状況を容易に把握できるので、プログラムのバグの発見
が容易になり、大規模のプログラムを効率良く作成でき
るようになった。
【図１】本発明による画像処理装置の一例のブロック図
である。
である。
【図２】そのデバッグ・データ回収機能のブロック図で
ある。
ある。
【図３】デバッグ・メモリ部のブロック図である。
【図４】デバッグ・アドレス生成部のブロック図であ
る。
る。
【図５】デバッグ・アドレス生成部のタイミングチャー
ト図である。
ト図である。
【図６】デバッグ・メモリのビット構成を示す線図であ
る。
る。
【図７】デバッグ・メモリのブロック図である。
１ 装置制御部 ２ データ・フロー制御部 ３ 演算部 ４ ワーク・メモリ部 ５ 入出力部 ６ ホスト・コンピュータ ７ メモリ・バス ８ データ・バス ９ システムバス １０、１１、１２、１３ 制御線 １４、１５ 入出力データ １６、１７、１８ 信号線 ２０ 装置制御プロセッサ ３０ 通信データ保持回路 ５０ デバッグメモリ部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 良平 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭63−257837（ＪＰ，Ａ) 特開 平１−140248（ＪＰ，Ａ) 特開 昭58−142456（ＪＰ，Ａ) 特開 平４−69765（ＪＰ，Ａ) 特開 昭63−147243（ＪＰ，Ａ) 特開 昭61−15239（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/20 G06F 15/16 - 15/177 G06F 11/28 - 11/34
Claims (1)
- 【請求項１】 ホストコンピュータから供給される処理
情報に基づいて複数のプロセッサにて入力画像データに
同時に信号処理を施し、各プロセッサの処理結果を統合
することにより最終処理結果を示すデータを得るように
なされた画像処理装置において、 上記ホストコンピュータから供給される選択信号に基づ
いて複数のプロセッサのうち所望のプロセッサを指定す
るデコーダ手段と、上記ホストコンピュータからのデバ
ッグ開始信号により指定されたプロセッサの処理結果を
示すデータを順次記憶すると共に上記指定されたプロセ
ッサからのトリガー信号に基づいて上記記憶を停止する
記憶手段と、上記ホストコンピュータから供給される読
み出し信号に基づいて上記記憶手段に記憶されている上
記処理結果を示すデータを上記記憶手段から読み出して
上記ホストコンピュータに供給する制御手段とを備えた
ことを特徴とする画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307972A JP3039054B2 (ja) | 1991-11-22 | 1991-11-22 | 画像処理装置 |
| EP92310460A EP0543607B1 (en) | 1991-11-21 | 1992-11-17 | Image processing system |
| DE69231054T DE69231054T2 (de) | 1991-11-21 | 1992-11-17 | Bildverarbeitungssystem |
| US08/389,568 US5473749A (en) | 1991-11-21 | 1995-02-16 | Image processing system having plurality of processors acting on image data according to stored program from host computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3307972A JP3039054B2 (ja) | 1991-11-22 | 1991-11-22 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143721A JPH05143721A (ja) | 1993-06-11 |
| JP3039054B2 true JP3039054B2 (ja) | 2000-05-08 |
Family
ID=17975379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3307972A Expired - Fee Related JP3039054B2 (ja) | 1991-11-21 | 1991-11-22 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039054B2 (ja) |
-
1991
- 1991-11-22 JP JP3307972A patent/JP3039054B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05143721A (ja) | 1993-06-11 |
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