JPS6112306B2 - - Google Patents
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- Publication number
- JPS6112306B2 JPS6112306B2 JP9180981A JP9180981A JPS6112306B2 JP S6112306 B2 JPS6112306 B2 JP S6112306B2 JP 9180981 A JP9180981 A JP 9180981A JP 9180981 A JP9180981 A JP 9180981A JP S6112306 B2 JPS6112306 B2 JP S6112306B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory unit
- memory
- data
- request signal
- Prior art date
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- Expired
Links
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はマルチプロセツサ構成のデータ処理装
置におけるメモリユニツト制御回路において、各
プロセツサからのメモリユニツトアクセス時に、
各プロセツサに対応したメモリユニツトのアクセ
ス効率の向上を行うためのメモリユニツト制御回
路に関する。
置におけるメモリユニツト制御回路において、各
プロセツサからのメモリユニツトアクセス時に、
各プロセツサに対応したメモリユニツトのアクセ
ス効率の向上を行うためのメモリユニツト制御回
路に関する。
メモリユニツトから画像データをワード単位で
読み出す場合、メモリユニツトに対するアドレス
生成のタイミングとして、メモリユニツトへのア
クセスサイクルに入つていないタイミングで生成
することが従来から行なわれているが、メモリユ
ニツトのアクセス終了までアドレス生成を待つ必
要があるので、メモリユニツトへのアクセスサイ
クルの効率が悪くなる欠点であつた。
読み出す場合、メモリユニツトに対するアドレス
生成のタイミングとして、メモリユニツトへのア
クセスサイクルに入つていないタイミングで生成
することが従来から行なわれているが、メモリユ
ニツトのアクセス終了までアドレス生成を待つ必
要があるので、メモリユニツトへのアクセスサイ
クルの効率が悪くなる欠点であつた。
本発明の目的はマルチプロセツサ構成のデータ
処理装置において、メモリユニツトへのアクセス
サイクル中に、次のアクセスサイクルでメモリユ
ニツトへ送出すべきアドレスデータを生成させる
ことにより、メモリユニツトのアクセスサイクル
の効率を向上させることにある。
処理装置において、メモリユニツトへのアクセス
サイクル中に、次のアクセスサイクルでメモリユ
ニツトへ送出すべきアドレスデータを生成させる
ことにより、メモリユニツトのアクセスサイクル
の効率を向上させることにある。
この様な目的は、本発明によれば、複数の処理
ユニツトからのリクエストに対し優先順位に従つ
て、メモリユニツトのアクセスを許可するものに
おいて、該複数の処理ユニツトの夫々に対応させ
た該メモリユニツトへのアドレスデータを保持す
る第１のレジスタ群と、該第１のレジスタ群から
のアドレスデータを保持し、該メモリユニツトへ
出力する第２のレジスタと該複数の処理ユニツト
からのリクエスト信号を保持する第３のレジスタ
とを設け、該第２のレジスタからのアドレスデー
タにより該メモリユニツトのアクセス実行中に、
該第３のレジスタ内容を該リクエスト信号により
更新した後該第３のレジスタの内容に基づき第１
のレジスタ群の中から特定のレジスタを選択し、
内容を更新することを特徴とするメモリユニツト
制御回路により達成される。
ユニツトからのリクエストに対し優先順位に従つ
て、メモリユニツトのアクセスを許可するものに
おいて、該複数の処理ユニツトの夫々に対応させ
た該メモリユニツトへのアドレスデータを保持す
る第１のレジスタ群と、該第１のレジスタ群から
のアドレスデータを保持し、該メモリユニツトへ
出力する第２のレジスタと該複数の処理ユニツト
からのリクエスト信号を保持する第３のレジスタ
とを設け、該第２のレジスタからのアドレスデー
タにより該メモリユニツトのアクセス実行中に、
該第３のレジスタ内容を該リクエスト信号により
更新した後該第３のレジスタの内容に基づき第１
のレジスタ群の中から特定のレジスタを選択し、
内容を更新することを特徴とするメモリユニツト
制御回路により達成される。
以下本発明を実施例に基づいて、説明する。
第１図は本発明の１実施例の装置構成図であ
り、各処理ユニツト５−１〜５−ｎからメモリユ
ニツト２へのアクセスはメモリユニツト制御回路
を経由して１ワード単位で行なわれる。装置全体
の処理の流れは処理管理ユニツト４によつて管理
される。各処理ユニツトは管理ユニツト４の指示
に従つてメモリユニツト２から被処理データブロ
ツクを取り込み、各処理ユニツトに割り当てられ
た機能のデータ処理を行ない、結果のデータブロ
ツクをメモリユニツトへ格納する。各処理ユニツ
トからメモリユニツト２へアクセスする場合のア
ドレスは、データブロツクの転送開始に先立つて
管理ユニツトから、メモリユニツト制御回路内の
レジスタへプリセツトされ、メモリユニツトへの
アクセスが行なわれる毎にメモリユニツト制御回
路内で１ワード単位で更新される。
り、各処理ユニツト５−１〜５−ｎからメモリユ
ニツト２へのアクセスはメモリユニツト制御回路
を経由して１ワード単位で行なわれる。装置全体
の処理の流れは処理管理ユニツト４によつて管理
される。各処理ユニツトは管理ユニツト４の指示
に従つてメモリユニツト２から被処理データブロ
ツクを取り込み、各処理ユニツトに割り当てられ
た機能のデータ処理を行ない、結果のデータブロ
ツクをメモリユニツトへ格納する。各処理ユニツ
トからメモリユニツト２へアクセスする場合のア
ドレスは、データブロツクの転送開始に先立つて
管理ユニツトから、メモリユニツト制御回路内の
レジスタへプリセツトされ、メモリユニツトへの
アクセスが行なわれる毎にメモリユニツト制御回
路内で１ワード単位で更新される。
各処理ユニツトは、メモリユニツトの１アドレ
スへのアクセス毎にメモリユニツト制御回路へメ
モリ使用要求信号（リクエスト信号）を上げ、受
け付けられてメモリ使用権（セレクト信号）を得
る毎に例えばメモリユニツトの１ワード分のデー
タ転送を行なう。
スへのアクセス毎にメモリユニツト制御回路へメ
モリ使用要求信号（リクエスト信号）を上げ、受
け付けられてメモリ使用権（セレクト信号）を得
る毎に例えばメモリユニツトの１ワード分のデー
タ転送を行なう。
第２図は本発明の１実施例の回路構成であり第
３図はそのタイムチヤート例である。
３図はそのタイムチヤート例である。
図中１４−１〜１４−ｎは処理ユニツト５−１
〜５−ｎにそれぞれ対応して設けられた、メモリ
ユニツトのアドレスを記憶するレジスタ、レジス
タ１５−１〜１５−ｎはレジスタ１４−１−１４
−ｎにそれぞれ対応して設けられ、レジスタ１４
−１〜１４−ｎのアドレスデータを更新するデー
タを記憶しているレジスタ、１６はレジスタ１４
−１〜１４−ｎからみ読出したアドレスデータを
記憶するアドレスレジスタ、１７，１８はマルチ
プレクサ、１９は演算回路、２０はセレクト信号
を保持するレジスタ、２１はリクエスト信号を保
持するレジスタ、２２は優先順位制御回路、２３
はデコーダ、２４はエンコーダである。
〜５−ｎにそれぞれ対応して設けられた、メモリ
ユニツトのアドレスを記憶するレジスタ、レジス
タ１５−１〜１５−ｎはレジスタ１４−１−１４
−ｎにそれぞれ対応して設けられ、レジスタ１４
−１〜１４−ｎのアドレスデータを更新するデー
タを記憶しているレジスタ、１６はレジスタ１４
−１〜１４−ｎからみ読出したアドレスデータを
記憶するアドレスレジスタ、１７，１８はマルチ
プレクサ、１９は演算回路、２０はセレクト信号
を保持するレジスタ、２１はリクエスト信号を保
持するレジスタ、２２は優先順位制御回路、２３
はデコーダ、２４はエンコーダである。
動作を説明すると、処理ユニツト５−１〜５−
ｎとメモリユニツト２との間のデータ転送開始時
のメモリユニツトアドレスは処理管理ユニツト４
からレジスタ１４−１〜１４−ｎへプリセツトさ
れる。
ｎとメモリユニツト２との間のデータ転送開始時
のメモリユニツトアドレスは処理管理ユニツト４
からレジスタ１４−１〜１４−ｎへプリセツトさ
れる。
そして、第３図の如く、処理ユニツト５−１か
ら時刻Ｔ１でリクエスト信号１が、処理ユニツト
５−２から時刻Ｔ２にリクエスト信号が出される
と、これはレジスタ２１に一旦保持される。レジ
スタ２１からはリクエスト信号１とリクエスト信
号２がエンコーダ２４に出力されるが、エンコー
ダ２４からは、リクエスト信号２より優先順位の
高いリクエスト信号１に対応するレジスタ１４−
１と１５−１のセレクト信号がマルチプレクサ１
８に出力される。
ら時刻Ｔ１でリクエスト信号１が、処理ユニツト
５−２から時刻Ｔ２にリクエスト信号が出される
と、これはレジスタ２１に一旦保持される。レジ
スタ２１からはリクエスト信号１とリクエスト信
号２がエンコーダ２４に出力されるが、エンコー
ダ２４からは、リクエスト信号２より優先順位の
高いリクエスト信号１に対応するレジスタ１４−
１と１５−１のセレクト信号がマルチプレクサ１
８に出力される。
又エンコーダの出力はデコーダ２３でデコード
されレジスタ２０にセレクト信号としてセツトさ
れる。そして、処理ユニツト５−１へ出力され
る。
されレジスタ２０にセレクト信号としてセツトさ
れる。そして、処理ユニツト５−１へ出力され
る。
これによりメモリユニツト２と処理ユニツト５
−１の間でデータの転送が可能となる。一方マル
チプレクサ１８はレジスタ１４−１とレジスタ１
５−１を選択し、そのデータを読出す。レジスタ
１４−１のアドレスデータはアドレスレジスタ１
６に保持されメモリユニツト２を時刻Ｔ３でアク
セスする。メモリユニツトをアクセスしている間
に、演算回路１９はレジスタ１５−１とアドレス
レジスタ１６のデータを加算し、マルチプレクサ
１７を介して、レジスタ１４−１に入力し、レジ
スタ１４−１の内容を更新する。
−１の間でデータの転送が可能となる。一方マル
チプレクサ１８はレジスタ１４−１とレジスタ１
５−１を選択し、そのデータを読出す。レジスタ
１４−１のアドレスデータはアドレスレジスタ１
６に保持されメモリユニツト２を時刻Ｔ３でアク
セスする。メモリユニツトをアクセスしている間
に、演算回路１９はレジスタ１５−１とアドレス
レジスタ１６のデータを加算し、マルチプレクサ
１７を介して、レジスタ１４−１に入力し、レジ
スタ１４−１の内容を更新する。
そして、時刻Ｔ４にてレジスタ２１からリクエ
スト信号２がエンコーダ２４に出力され、エンコ
ーダ２４からはレジスタ１４−２とレジスタ１５
−２を選択する信号をマルチプレクサ１８に入力
し、レジスタ１４−２と１５−２を選択する。そ
して時刻Ｔ５において、メモリユニツト２のアク
セスが終了すると直ちにセレクト２が処理ユニツ
ト５−２へ送られるとともに、アドレスメモリ１
６にレジスタ１４−２のアドレスデータが書込ま
れ、メモリユニツト２と処理ユニツトの間でデー
タの転送が行なわれる。そして時刻Ｔ６におい
て、他のリクエスト信号がレジスタ２１からエン
コーダ２４に出力され、同様のことが行なわれ
る。
スト信号２がエンコーダ２４に出力され、エンコ
ーダ２４からはレジスタ１４−２とレジスタ１５
−２を選択する信号をマルチプレクサ１８に入力
し、レジスタ１４−２と１５−２を選択する。そ
して時刻Ｔ５において、メモリユニツト２のアク
セスが終了すると直ちにセレクト２が処理ユニツ
ト５−２へ送られるとともに、アドレスメモリ１
６にレジスタ１４−２のアドレスデータが書込ま
れ、メモリユニツト２と処理ユニツトの間でデー
タの転送が行なわれる。そして時刻Ｔ６におい
て、他のリクエスト信号がレジスタ２１からエン
コーダ２４に出力され、同様のことが行なわれ
る。
以上述べたことから明らかな様に、本発明によ
ればメモリアクセス実行中にメモリアドレス生成
を行なうことができるので、メモリとのアクセス
サイクルの効率が向上する。
ればメモリアクセス実行中にメモリアドレス生成
を行なうことができるので、メモリとのアクセス
サイクルの効率が向上する。
第１図は本発明を適用するシステムの構成を示
す図、第２図は、本発明の一実施例を示す図、第
３図は第２図のタイムチヤートである。 図中１はメモリユニツト制御回路、２はメモリ
ユニツト、４は処理管理ユニツト、５−１〜５−
ｎは処理ユニツト、１４−１〜１４−ｎ，１５−
１〜１５ｎはレジスタ、１６はアドレスレジス
タ、１７，１８はマルチプレクサ、１９は演算回
路、２０，２１はレジスタ、２２は優先順位制御
回路、２３はデコーダ、２４はエンコーダであ
る。
す図、第２図は、本発明の一実施例を示す図、第
３図は第２図のタイムチヤートである。 図中１はメモリユニツト制御回路、２はメモリ
ユニツト、４は処理管理ユニツト、５−１〜５−
ｎは処理ユニツト、１４−１〜１４−ｎ，１５−
１〜１５ｎはレジスタ、１６はアドレスレジス
タ、１７，１８はマルチプレクサ、１９は演算回
路、２０，２１はレジスタ、２２は優先順位制御
回路、２３はデコーダ、２４はエンコーダであ
る。
Claims (1)
- １ 複数の処理ユニツトからのリクエストに対し
優先順位に従つて、メモリユニツトのアクセスを
許可するものにおいて、該複数の処理ユニツトの
夫々に対応させた該メモリユニツトへのアドレス
データを保持する第１のレジスタ群と、該第１の
レジスタ群からのアドレスデータを保持し、該メ
モリユニツトへ出力する第２のレジスタと該複数
の処理ユニツトからのリクエスト信号を保持する
第３のレジスタとを設け、該第２のレジスタから
のアドレスデータにより該メモリユニツトのアク
セス実行中に、該第３のレジスタ内容を該リクエ
スト信号により更新した後該第３のレジスタの内
容に基づき第１のレジスタ群の中から特定のレジ
スタを選択し、内容を更新することを特徴とする
メモリユニツト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180981A JPS57206975A (en) | 1981-06-15 | 1981-06-15 | Memory unit control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180981A JPS57206975A (en) | 1981-06-15 | 1981-06-15 | Memory unit control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57206975A JPS57206975A (en) | 1982-12-18 |
| JPS6112306B2 true JPS6112306B2 (ja) | 1986-04-07 |
Family
ID=14036948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9180981A Granted JPS57206975A (en) | 1981-06-15 | 1981-06-15 | Memory unit control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57206975A (ja) |
-
1981
- 1981-06-15 JP JP9180981A patent/JPS57206975A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57206975A (en) | 1982-12-18 |
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