JPH0223059B2 - - Google Patents
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- JPH0223059B2 JPH0223059B2 JP57109740A JP10974082A JPH0223059B2 JP H0223059 B2 JPH0223059 B2 JP H0223059B2 JP 57109740 A JP57109740 A JP 57109740A JP 10974082 A JP10974082 A JP 10974082A JP H0223059 B2 JPH0223059 B2 JP H0223059B2
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- 239000000872 buffer Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Small-Scale Networks (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はマルチプロセツサシステムにおける各
プロセツサ間の通信方式に関するものである。
プロセツサ間の通信方式に関するものである。
（背景技術）
従来の通信方式としては、(1)各プロセツサ間で
通信要求信号線を１対１で結んだ方式、及び(2)各
プロセツサにて通信要求信号線は各プロセツサに
対して行なうが各プロセツサの受信信号線は１本
である方式がある。
通信要求信号線を１対１で結んだ方式、及び(2)各
プロセツサにて通信要求信号線は各プロセツサに
対して行なうが各プロセツサの受信信号線は１本
である方式がある。
(1)の場合、ｎ個のプロセツサからなるマルチプ
ロセツサシステムでは通信要求信号線がｎ×（ｎ
−１）本必要になる欠点が存在した（第１図）。
ロセツサシステムでは通信要求信号線がｎ×（ｎ
−１）本必要になる欠点が存在した（第１図）。
(2)の場合、ｎ個のプロセツサからなるマルチプ
ロセツサシステムでは通信要求信号線はｎ本だけ
で良いが、通信要求プロセツサ番号を通信相手プ
ロセツサに知らせるために各プロセツサの共通資
源であるメモリ装置の所定のアドレスに通信要求
プロセツサ番号の情報を持つことになる。
ロセツサシステムでは通信要求信号線はｎ本だけ
で良いが、通信要求プロセツサ番号を通信相手プ
ロセツサに知らせるために各プロセツサの共通資
源であるメモリ装置の所定のアドレスに通信要求
プロセツサ番号の情報を持つことになる。
この所定のアドレスに、通信要求プロセツサ番
号をセツトするのにはこの所定のアドレスをマル
チプロセツサシステムに含まれるプロセツサ全て
が共有するため競合が発生する。このため、メモ
リ装置に通信要求プロセツサ番号及び前にセツト
されている情報をセツトまたはリセツトする際、
その情報を保護するためにその情報を完全にセツ
トまたはリセツト終了するまでの間、通信要求プ
ロセツサがメモリ装置を専有していなければなら
ない欠点とまた、この処置の他に通信要求信号の
送出とい操作を必要とするという欠点が存在した
（第２図）。
号をセツトするのにはこの所定のアドレスをマル
チプロセツサシステムに含まれるプロセツサ全て
が共有するため競合が発生する。このため、メモ
リ装置に通信要求プロセツサ番号及び前にセツト
されている情報をセツトまたはリセツトする際、
その情報を保護するためにその情報を完全にセツ
トまたはリセツト終了するまでの間、通信要求プ
ロセツサがメモリ装置を専有していなければなら
ない欠点とまた、この処置の他に通信要求信号の
送出とい操作を必要とするという欠点が存在した
（第２図）。
（発明の課題）
本発明の目的は、これらの欠点を除去するため
になされたものであり、簡単な構成のマルチプロ
セツサシステムにおける通信方式を提供すること
を目的とする。
になされたものであり、簡単な構成のマルチプロ
セツサシステムにおける通信方式を提供すること
を目的とする。
本発明のマルチプロセツサシステムにおける通
信方式は、前記各プロセツサはシステムバスを介
して互いに接続されると共に、前記システムバス
及び通信要求制御部を介して共通のメモリ装置に
接続され、前記システムバスは前記各プロセツサ
による前記メモリ装置のアクセスに必要なアドレ
スデータを転送するためのアドレスバス、データ
を転送するためのデータバス、ライト信号及びリ
ード信号を転送するための導線を有し、更に前記
各プロセツサはプロセツサ間通信のために、通信
相手の通信要求情報の存在するメモリアドレスを
アドレスデータとして出力する手段と、自プロセ
ツサに与えられているビツトだけが論理レベル
“１”であり他は論理レベル“０”のライトデー
タを出力する手段と、ライト信号及びリード信号
を出力する手段とを有し、前記通信要求制御部
は、前記各プロセツサと各々対応し、各々に前記
メモリ装置の所定のアドレスが割り当てられ、自
分と対応するプロセツサに通信を要求しているプ
ロセツサの情報を記憶するレジスタであり、ライ
トデータが論理レベル“１”のときその出力を反
転し、ライトデータが論理レベル“０”のときそ
の出力を元のままに保持するレジスタと、このレ
ジスタの出力を各レジスタ毎にワイヤードオアし
てそのレジスタと対応するプロセツサに通信要求
信号を出力する第１の出力バツフアと、このレジ
スタの各レジスタと各々接続され、このレジスタ
の出力をリードデータとして前記データバスに選
択的に出力する第２の出力バツフアと、前記アド
レスデータが前記各レジスタに割り当てられたア
ドレスと一致したとき、前記ライト信号が入力さ
れている場合はそのアドレスデータと対応するレ
ジスタに書き込み信号を与えて前記ライトデータ
を書き込み、前記ライト信号が入力されている場
合はそのアドレスデータと対応するレジスタに接
続された前記第２の出力バツフアに選択信号を与
えて選択されたレジスタの出力を前記データバス
に出力する回路とを有するものである。
信方式は、前記各プロセツサはシステムバスを介
して互いに接続されると共に、前記システムバス
及び通信要求制御部を介して共通のメモリ装置に
接続され、前記システムバスは前記各プロセツサ
による前記メモリ装置のアクセスに必要なアドレ
スデータを転送するためのアドレスバス、データ
を転送するためのデータバス、ライト信号及びリ
ード信号を転送するための導線を有し、更に前記
各プロセツサはプロセツサ間通信のために、通信
相手の通信要求情報の存在するメモリアドレスを
アドレスデータとして出力する手段と、自プロセ
ツサに与えられているビツトだけが論理レベル
“１”であり他は論理レベル“０”のライトデー
タを出力する手段と、ライト信号及びリード信号
を出力する手段とを有し、前記通信要求制御部
は、前記各プロセツサと各々対応し、各々に前記
メモリ装置の所定のアドレスが割り当てられ、自
分と対応するプロセツサに通信を要求しているプ
ロセツサの情報を記憶するレジスタであり、ライ
トデータが論理レベル“１”のときその出力を反
転し、ライトデータが論理レベル“０”のときそ
の出力を元のままに保持するレジスタと、このレ
ジスタの出力を各レジスタ毎にワイヤードオアし
てそのレジスタと対応するプロセツサに通信要求
信号を出力する第１の出力バツフアと、このレジ
スタの各レジスタと各々接続され、このレジスタ
の出力をリードデータとして前記データバスに選
択的に出力する第２の出力バツフアと、前記アド
レスデータが前記各レジスタに割り当てられたア
ドレスと一致したとき、前記ライト信号が入力さ
れている場合はそのアドレスデータと対応するレ
ジスタに書き込み信号を与えて前記ライトデータ
を書き込み、前記ライト信号が入力されている場
合はそのアドレスデータと対応するレジスタに接
続された前記第２の出力バツフアに選択信号を与
えて選択されたレジスタの出力を前記データバス
に出力する回路とを有するものである。
（発明の構成および作用）
先ず第３図は本発明のマルチプロセツサシステ
ムの構成図を示し、システムはｎ個のプロセツサ
１，２，３，…ｎとメモリ装置Ａとそれに結合さ
れた通信要求制御部Ｂとにより構成されている。
プロセツサ１，２，３，…ｎと通信要求制御部Ｂ
と適当な数の導線からなるシステムバスＣと通信
要求信号線Ｄ１，Ｄ２，Ｄ３，…Dnによつて結
合されている。
ムの構成図を示し、システムはｎ個のプロセツサ
１，２，３，…ｎとメモリ装置Ａとそれに結合さ
れた通信要求制御部Ｂとにより構成されている。
プロセツサ１，２，３，…ｎと通信要求制御部Ｂ
と適当な数の導線からなるシステムバスＣと通信
要求信号線Ｄ１，Ｄ２，Ｄ３，…Dnによつて結
合されている。
システムバスＣには、メモリ装置Ａのアクセス
に必要なアドレスデータを転送するためのアドレ
スバスと、データを転送するためのデータバス
と、ライト信号及びリード信号を転送するための
導線とが含まれている。
に必要なアドレスデータを転送するためのアドレ
スバスと、データを転送するためのデータバス
と、ライト信号及びリード信号を転送するための
導線とが含まれている。
第４図は第３図で示した通信要求制御部Ｂの構
成を示したものでプロセツサ間通信のための通信
要求及び附属情報を有するレジスタ１１，１２，
…１ｎとそのレジスタにライトデータをセツトす
るかいなかを選択するためのアドレス一致検出ブ
ロツク２１とANDゲート３１，３２，…３ｎと、
通信要求情報及び附属情報をシステムバスのデー
タバスにのせるかいなかを選択するためのAND
ゲート４１，４２，…４ｎと、システムバスのデ
ータバスと、各レジスタのデータとの間に介在す
る出力バツフア５１，５２，…５ｎと、通信要求
信号をドライブする出力バツフア６１，６２…６
ｎから構成されている。
成を示したものでプロセツサ間通信のための通信
要求及び附属情報を有するレジスタ１１，１２，
…１ｎとそのレジスタにライトデータをセツトす
るかいなかを選択するためのアドレス一致検出ブ
ロツク２１とANDゲート３１，３２，…３ｎと、
通信要求情報及び附属情報をシステムバスのデー
タバスにのせるかいなかを選択するためのAND
ゲート４１，４２，…４ｎと、システムバスのデ
ータバスと、各レジスタのデータとの間に介在す
る出力バツフア５１，５２，…５ｎと、通信要求
信号をドライブする出力バツフア６１，６２…６
ｎから構成されている。
第５図Ａ及びＢは第４図の１１，１２，…１ｎ
のレジスタ及び６１，６２…６ｎの出力バツフア
の部分回路図とＪ―Ｋフリツプフロツプの真理値
表である。なお６１，６２，…６ｎの通信要求信
号は、その信号の終端つまり各プロセツサにおい
て適当な値の抵抗により基本電源と接続されてい
る。
のレジスタ及び６１，６２…６ｎの出力バツフア
の部分回路図とＪ―Ｋフリツプフロツプの真理値
表である。なお６１，６２，…６ｎの通信要求信
号は、その信号の終端つまり各プロセツサにおい
て適当な値の抵抗により基本電源と接続されてい
る。
第６図はメモリ装置のフオーマツトを示し、
１，２，…ｎはプロセツサ１，２，…ｎに対する
通信要求情報の格納エリアを示し、各エリアはＡ
１（プロセツサ１の通信要求情報、Ｂ１（プロセ
ツサ１の通信要求付属情報）、Ａ２（プロセツサ
２の通信要求情報）、Ｂ２（プロセツサ２の通信
要求付属情報）、……、Ａ（ｎ−１）（プロセツサ
（ｎ−１）の通信要求情報）、Ｂ（ｎ−１）、（プロ
セツサ（ｎ−１）の通信要求付属情報）を有す
る。
１，２，…ｎはプロセツサ１，２，…ｎに対する
通信要求情報の格納エリアを示し、各エリアはＡ
１（プロセツサ１の通信要求情報、Ｂ１（プロセ
ツサ１の通信要求付属情報）、Ａ２（プロセツサ
２の通信要求情報）、Ｂ２（プロセツサ２の通信
要求付属情報）、……、Ａ（ｎ−１）（プロセツサ
（ｎ−１）の通信要求情報）、Ｂ（ｎ−１）、（プロ
セツサ（ｎ−１）の通信要求付属情報）を有す
る。
第７図は装置の動作シークエンスを示す。先ず
システムの立上げ時にリセツト信号に“Ｌ”を与
え１１，１２，…１ｎのレジスタつまり、１１
１，１１２で示したＪ―Ｋフリツプフロツプを初
期化する。そのためＪ―Ｋフリツプフロツプの出
力Ｑは“Ｌ”になつており通信要求信号は無効状
態になつている。
システムの立上げ時にリセツト信号に“Ｌ”を与
え１１，１２，…１ｎのレジスタつまり、１１
１，１１２で示したＪ―Ｋフリツプフロツプを初
期化する。そのためＪ―Ｋフリツプフロツプの出
力Ｑは“Ｌ”になつており通信要求信号は無効状
態になつている。
次に、マルチプロセツサシステム内のあるプロ
セツサが他のあるプロセツサに通信要求を送出す
るためには、システムバスのアドレスバスにあら
かじめ決められている通信相手の通信要求情報の
存在するアドレスを送出し同時に自プロセツサに
与えられているビツトにだけ論理レベル“１”つ
まり“Ｈ”をライトデータとしてデータバスに送
出し、また同時にライト信号を“Ｈ”にする。こ
の時アドレスデータ及びライトデータはライト信
号が“Ｌ”になつた後１１，１２，…１ｎのレジ
スタにデータをセツトするまで保証している。ア
ドレスデータに対して２１のアドレス一致検出回
路により、どのレジスタにデータをセツトするの
かを判定し一致したアドレスに相当する出力を
“Ｈ”にする。他の出力は“Ｌ”である。この
“Ｈ”になつた出力とライト信号によりアンドゲ
ート３１，３２，…３ｎのうちのどれかの条件が
合いその出力には“Ｈ”が出力される。他の出力
は“Ｌ”である。その時ライトデータには、セツ
トすべきビツトにだけ“Ｈ”が現われており、全
てのレジスタ１１，１２，…１ｎに入力されてい
る。ここでライト信号が“Ｈ”から“Ｌ”に変わ
るとアンドゲート３１，３２，…３ｎの出力のう
ちで“Ｈ”の出力であつたものが“Ｌ”に変わ
る。これによりレジスタ１１，１２，…１ｎのう
ち選択されたレジスタ、つまり第５図ＡのＪ―Ｋ
フリツプフロツプに希望のデータがセツトされ
る。このことにより、レジスタ１１，１２，…１
ｎのうち選択されたレジスタの出力に“Ｈ”が出
力され６１，６２，…６ｎのバツフアつまり第５
図Ａの６１１，６１２の相当するオープンコレク
タインバータの出力が有効になり通信要求信号が
通信相手のプロセツサに通知される。要求を受け
たプロセツサではそのプロセツサからの通信要求
かを知るために、自分のための通信要求情報をメ
モリ装置からリードする。このリードされるアド
レス位置は先に通信要求を出すのに用いたレジス
タである。リードの際システムバスのアドレスバ
スに自分のための通信要求情報が格納されている
アドレスデータを送出し、同時にリード信号を
“Ｈ”にする。するとアドレスに対して２１のア
ドレス一致検出回路により、リードしたいレジス
タが選択され一致したアドレスに相当する出力が
“Ｈ”になる。この“Ｈ”の出力とリード信号に
よりアンドゲート４１，４２，…４ｎのうちのど
れかの条件が合い、その出力には“Ｈ”が出力さ
れる。この出力により、それに接続されている５
１，５２，…５ｎの出力バツフアのうちどれかが
選択されリードデータがシステムバスに送出され
る。この情報により、通信要求を受けたプロセツ
サは、通信要求プロセツサを知ることができる。
通信終了の後通信要求に応答したプロセツサは自
分の通信要求情報中の通信を終了したプロセツサ
番号をリセツトする。この時は、システムバスの
データバスにリセツトしようとするビツトに論理
レベル“１”、つまり“Ｈ”をライトデータとし
て送出しライトする。他のビツトは論理レベル
“０”とする。これによりレジスタ１１，１２，
…１ｎのうち選択されたレジスタの選択されたビ
ツトの出力は“Ｈ”から“Ｌ”に変わり自分に対
する通信要求信号は無効になる。さらに通信要求
を送出したプロセツサに対しその終結を知らせる
ために、通信要求を送出したプロセツサに対応す
るレジスタ１１〜１ｎのビツトを前述と同様にし
てセツトする。この処置により、通信要求を送出
したプロセツサは通信の終了を知ることができ
る。この時、通信要求附属情報を用いるならばデ
ータを伴なつた通信か、通信の終結かを区別する
ことができる。
セツサが他のあるプロセツサに通信要求を送出す
るためには、システムバスのアドレスバスにあら
かじめ決められている通信相手の通信要求情報の
存在するアドレスを送出し同時に自プロセツサに
与えられているビツトにだけ論理レベル“１”つ
まり“Ｈ”をライトデータとしてデータバスに送
出し、また同時にライト信号を“Ｈ”にする。こ
の時アドレスデータ及びライトデータはライト信
号が“Ｌ”になつた後１１，１２，…１ｎのレジ
スタにデータをセツトするまで保証している。ア
ドレスデータに対して２１のアドレス一致検出回
路により、どのレジスタにデータをセツトするの
かを判定し一致したアドレスに相当する出力を
“Ｈ”にする。他の出力は“Ｌ”である。この
“Ｈ”になつた出力とライト信号によりアンドゲ
ート３１，３２，…３ｎのうちのどれかの条件が
合いその出力には“Ｈ”が出力される。他の出力
は“Ｌ”である。その時ライトデータには、セツ
トすべきビツトにだけ“Ｈ”が現われており、全
てのレジスタ１１，１２，…１ｎに入力されてい
る。ここでライト信号が“Ｈ”から“Ｌ”に変わ
るとアンドゲート３１，３２，…３ｎの出力のう
ちで“Ｈ”の出力であつたものが“Ｌ”に変わ
る。これによりレジスタ１１，１２，…１ｎのう
ち選択されたレジスタ、つまり第５図ＡのＪ―Ｋ
フリツプフロツプに希望のデータがセツトされ
る。このことにより、レジスタ１１，１２，…１
ｎのうち選択されたレジスタの出力に“Ｈ”が出
力され６１，６２，…６ｎのバツフアつまり第５
図Ａの６１１，６１２の相当するオープンコレク
タインバータの出力が有効になり通信要求信号が
通信相手のプロセツサに通知される。要求を受け
たプロセツサではそのプロセツサからの通信要求
かを知るために、自分のための通信要求情報をメ
モリ装置からリードする。このリードされるアド
レス位置は先に通信要求を出すのに用いたレジス
タである。リードの際システムバスのアドレスバ
スに自分のための通信要求情報が格納されている
アドレスデータを送出し、同時にリード信号を
“Ｈ”にする。するとアドレスに対して２１のア
ドレス一致検出回路により、リードしたいレジス
タが選択され一致したアドレスに相当する出力が
“Ｈ”になる。この“Ｈ”の出力とリード信号に
よりアンドゲート４１，４２，…４ｎのうちのど
れかの条件が合い、その出力には“Ｈ”が出力さ
れる。この出力により、それに接続されている５
１，５２，…５ｎの出力バツフアのうちどれかが
選択されリードデータがシステムバスに送出され
る。この情報により、通信要求を受けたプロセツ
サは、通信要求プロセツサを知ることができる。
通信終了の後通信要求に応答したプロセツサは自
分の通信要求情報中の通信を終了したプロセツサ
番号をリセツトする。この時は、システムバスの
データバスにリセツトしようとするビツトに論理
レベル“１”、つまり“Ｈ”をライトデータとし
て送出しライトする。他のビツトは論理レベル
“０”とする。これによりレジスタ１１，１２，
…１ｎのうち選択されたレジスタの選択されたビ
ツトの出力は“Ｈ”から“Ｌ”に変わり自分に対
する通信要求信号は無効になる。さらに通信要求
を送出したプロセツサに対しその終結を知らせる
ために、通信要求を送出したプロセツサに対応す
るレジスタ１１〜１ｎのビツトを前述と同様にし
てセツトする。この処置により、通信要求を送出
したプロセツサは通信の終了を知ることができ
る。この時、通信要求附属情報を用いるならばデ
ータを伴なつた通信か、通信の終結かを区別する
ことができる。
（発明の効果）
以上説明したように実施例では、通信要求プロ
セツサ番号のセツトと通信要求信号の送出とが同
一レジスタにて行われるので、一回のメモリアク
セスにて通信要求プロセツサ番号のセツト及び通
信要求信号の送出が可能であるという利点とさら
に各通信要求プロセツサが通信要求情報をセツト
する時、自分のビツト以外に対しては“Ｌ”の情
報をライトデータバスに送出することにより、他
の通信要求プロセツサ番号の情報を破壊すること
なくアクセスできる。そのため通信要求プロセツ
サが自分の情報をセツトまたはリセツトする際、
メモリバスを数メモリバスサイクル専有すること
なく、１メモリバスサイクルにて行なえる利点が
ある。さらに通信要求プロセツサ番号の情報の他
にその附属情報を持つことにより、データ転送か
データ転送に対する応答かをも含めて１回のメモ
リアクセスにて行なえる利点がある。
セツサ番号のセツトと通信要求信号の送出とが同
一レジスタにて行われるので、一回のメモリアク
セスにて通信要求プロセツサ番号のセツト及び通
信要求信号の送出が可能であるという利点とさら
に各通信要求プロセツサが通信要求情報をセツト
する時、自分のビツト以外に対しては“Ｌ”の情
報をライトデータバスに送出することにより、他
の通信要求プロセツサ番号の情報を破壊すること
なくアクセスできる。そのため通信要求プロセツ
サが自分の情報をセツトまたはリセツトする際、
メモリバスを数メモリバスサイクル専有すること
なく、１メモリバスサイクルにて行なえる利点が
ある。さらに通信要求プロセツサ番号の情報の他
にその附属情報を持つことにより、データ転送か
データ転送に対する応答かをも含めて１回のメモ
リアクセスにて行なえる利点がある。
第１図と第２図は従来のマルチプロセツサシス
テムの構成図、第３図は本発明によるマルチプロ
セツサシステムの構成図、第４図は第３図におけ
る通信要求制御部の詳細な構成図、第５図Ａはレ
ジスタ１１及び出力バツフア６１の部分回路図、
第５図ＢはＪ―Ｋフリツプフロツプの真理値を示
す図、第６図はメモリ内に位置する通信要求情報
の概略図、第７図は通信要求制御部の基本動作タ
イムチヤートである。 １，２，３…ｎ；プロセツサ、Ａ；メモリ装
置、Ｂ；通信要求制御部、Ｃ；システムバス、Ｄ
１，Ｄ２，Ｄ３，…Dn；通信要求信号線、３１，
３２，…，３ｎ，４１，４２，…４ｎ；ANDゲ
ート、１１１，１１２；Ｊ―Ｋフリツプフロツ
プ、６１１，６１２；オープンコレクタインバー
タゲート。
テムの構成図、第３図は本発明によるマルチプロ
セツサシステムの構成図、第４図は第３図におけ
る通信要求制御部の詳細な構成図、第５図Ａはレ
ジスタ１１及び出力バツフア６１の部分回路図、
第５図ＢはＪ―Ｋフリツプフロツプの真理値を示
す図、第６図はメモリ内に位置する通信要求情報
の概略図、第７図は通信要求制御部の基本動作タ
イムチヤートである。 １，２，３…ｎ；プロセツサ、Ａ；メモリ装
置、Ｂ；通信要求制御部、Ｃ；システムバス、Ｄ
１，Ｄ２，Ｄ３，…Dn；通信要求信号線、３１，
３２，…，３ｎ，４１，４２，…４ｎ；ANDゲ
ート、１１１，１１２；Ｊ―Ｋフリツプフロツ
プ、６１１，６１２；オープンコレクタインバー
タゲート。
Claims (1)
- 【特許請求の範囲】 １ マルチプロセツサシステムにおける各プロセ
ツサ相互の間の通信方式において、 前記各プロセツサはシステムバスを介して互い
に接続されると共に、前記システムバス及び通信
要求制御部を介して共通のメモリ装置に接続さ
れ、 前記システムバスは前記各プロセツサによる前
記メモリ装置のアクセスに必要なアドレスデータ
を転送するためのアドレスバス、データを転送す
るためのデータバス、ライト信号及びリード信号
を転送するための導線を有し、 前記通信要求制御部は前記各プロセツサに複数
本の通信要求制御線を介してそれぞれ個別的に接
続され、 更に前記各プロセツサはプロセツサ間通信のた
めに、通信相手の通信要求情報の存在するメモリ
アドレスをアドレスデータとして出力する手段
と、自プロセツサに与えられているビツトだけが
論理レベル“１”であり他は論理レベル“０”の
ライトデータを出力する手段と、ライト信号及び
リード信号を出力する手段とを有し、 前記通信要求制御部は、前記各プロセツサと
各々対応し、各々に前記メモリ装置の所定のアド
レスが割り当てられ、自分と対応するプロセツサ
に通信を要求しているプロセツサの情報を記憶す
るレジスタであり、ライトデータが論理レベル
“１”のときその出力を反転し、ライトデータが
論理レベル“０”のときその出力を元のままに保
持するレジスタと、このレジスタの出力を各レジ
スタ毎にワイヤードオアしてそのレジスタと対応
するプロセツサに通信要求信号を出力する第１の
出力バツフアと、このレジスタの各レジスタと
各々接続され、このレジスタの出力をリードデー
タとして前記データバスに選択的に出力する第２
の出力バツフアと、前記アドレスデータが前記各
レジスタに割り当てられたアドレスと一致したと
き、前記ライト信号が入力されている場合はその
アドレスデータと対応するレジスタに書き込み信
号を与えて前記ライトデータを書き込み、前記リ
ード信号が入力されている場合はそのアドレスデ
ータと対応するレジスタに接続された前記第２の
出力バツフアに選択信号を与えて選択されたレジ
スタの出力を前記データバスに出力する回路とを
有することを特徴とするマルチプロセツサシステ
ムにおける通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10974082A JPS592468A (ja) | 1982-06-28 | 1982-06-28 | マルチプロセツサシステムにおける通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10974082A JPS592468A (ja) | 1982-06-28 | 1982-06-28 | マルチプロセツサシステムにおける通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592468A JPS592468A (ja) | 1984-01-09 |
| JPH0223059B2 true JPH0223059B2 (ja) | 1990-05-22 |
Family
ID=14518043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10974082A Granted JPS592468A (ja) | 1982-06-28 | 1982-06-28 | マルチプロセツサシステムにおける通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592468A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292362A (ja) * | 1987-05-26 | 1988-11-29 | Fujitsu Ltd | システム間通信制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466043A (en) * | 1977-11-05 | 1979-05-28 | Fujitsu Ltd | Common-bus occupying system |
-
1982
- 1982-06-28 JP JP10974082A patent/JPS592468A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466043A (en) * | 1977-11-05 | 1979-05-28 | Fujitsu Ltd | Common-bus occupying system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS592468A (ja) | 1984-01-09 |
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