JP3481503B2 - アドレス変換システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレス変換シス
テムに関し、特に、複数の入出力制御装置を有する情報
処理システムの入出力制御装置のアドレス変換システム
に関する。

【０００２】

【従来の技術】従来の入出力制御装置のアドレス変換シ
ステムに関する技術としては、たとえば、「特開平４−
３１９４５号公報」記載の技術がある。この技術は、中
央処理装置の論理アドレスに対応したアドレス変換機構
を入出力制御装置に備え、中央処理装置が設定した論理
アドレスを入出力制御装置で物理アドレスに変換する計
算機システムにおいて、入出力制御装置に、中央処理装
置の複数種の論理アドレス（たとえば、２４ビット論理
アドレスおよび３１ビット論理アドレス）に対応した複
数種のアドレス変換機構を備え、中央処理装置の論理ア
ドレスに応じていずれのアドレス変換機構を使うかを指
定可能とした入出力制御方式である。

【０００３】

【発明が解決しようとする課題】上述した従来技術の第
１の問題点は、１つの入出力制御装置に対して、中央処
理装置からのアクセスが複数発行された場合に、アドレ
ス変換の時間が大幅に延びることである。

【０００４】その理由は、最初のアクセスによるアドレ
ス変換の処理において、アドレス変換機構に最初のアク
セスの論理アドレス−物理アドレス対が登録されていな
い場合に、物理アドレスに変換するための主記憶装置に
対するアクセスが必要であり、そのために多くの時間を
要し、次のアクセスのアドレス変換が待たされるからで
ある。

【０００５】本発明の目的は、複数のアクセスが発行さ
れ、アドレス変換機構（＝ＴＬＢ）にアクセスの論理ア
ドレス−物理アドレス対が登録されていない場合にも、
高速なアドレス変換を実施できる入出力制御装置のアド
レス変換システムを実現することである。

【０００６】

【課題を解決するための手段】本発明の第１のアドレス
変換システムは、第１の入出力制御装置と、前記第１の
入出力制御装置と同等機能を持つ第２の入出力制御装置
と、中央処理装置と、主記憶装置と、前記第１の入出力
制御装置、前記第２の入出力制御装置、前記中央処理装
置、および前記主記憶装置を接続するシステムバスと、
前記第１の入出力制御装置および前記第２の入出力制御
装置を接続する装置間バスとを有し、前記中央処理装置
から前記システムバスを介して第１の入出力要求を受信
し、前記第１の入出力要求の前記主記憶装置へのアクセ
スを含むアドレス変換の最中に、第２の入出力要求を受
信すると、前記装置間バスを介して前記第２の入出力要
求を前記第２の入出力制御装置に送信し、前記第２の入
出力制御装置から前記第２の入出力要求のアドレス変換
の結果を受信する前記第１の入出力制御装置と、前記中
央処理装置から前記システムバスを介して第１の入出力
要求を受信し、前記第１の入出力要求の前記主記憶装置
へのアクセスを含むアドレス変換の最中に、第２の入出
力要求を受信すると、前記装置間バスを介して前記第２
の入出力要求を前記第１の入出力制御装置に送信し、前
記第１の入出力制御装置から前記第２の入出力要求のア
ドレス変換の結果を受信する前記第２の入出力制御装置
と、を有する。

【０００７】本発明の第２のアドレス変換システムは、
前記第１のアドレス変換システムであって、アドレス変
換制御回路と、仮想アドレスバッファと、アドレス変換
回路とを備え、前記第１の入出力要求、前記第２の入出
力要求を受け取る前記アドレス変換制御回路と、前記ア
ドレス変換制御回路からの前記第１の入出力要求内、お
よび前記第１の入出力要求内の仮想アドレスを格納する
前記仮想アドレスバッファと、仮想アドレス−物理アド
レス対を保持し、前記第１の入出力要求内の仮想アドレ
スに対応する前記仮想アドレス−物理アドレス対が保持
されていないと、前記主記憶装置へのアクセスを行い前
記第１の入出力要求の物理アドレスを生成する前記アド
レス変換回路と、前記アドレス変換回路において前記主
記憶装置へのアクセスを含む前記第１の入出力要求のア
ドレス変換を実施中であると、前記装置間バスを介して
前記第２の入出力制御装置に前記第２の入出力要求を送
信する前記アドレス変換制御回路とを有する前記第１の
入出力制御装置と、前記第１の入出力制御装置から前記
装置間バスを介して前記第２の入出力要求を受け取る
と、前記主記憶へのアクセスを含むアドレス変換実行中
でなければ、前記第２の入出力要求の仮想アドレスに対
する物理アドレスを生成して、前記第１の入出力装置に
生成した前記第２の入出力要求の仮想アドレスに対する
物理アドレスを前記装置間バスを介して送信する前記第
２の入出力制御装置とを有する。

【０００８】本発明の第３のアドレス変換システムは、
前記第１または第２のアドレス変換システムであって、
前記第１の入出力制御装置と同等機能を持つ第Ｎ（Ｎは
３以上）の入出力制御装置までを備え、前記第１の入出
力制御装置〜前記第Ｎの入出力制御装置を含むＮ台を接
続する前記装置間バスを備える。

【０００９】本発明の第４のアドレス変換システムは、
前記第３のアドレス変換システムであって、前記第２の
入出力制御装置〜前記第Ｎの入出力制御装置からの前記
第２の入出力要求の仮想アドレスに対する物理アドレス
を前記装置間バスを介して受け取ると、最も先に受け取
った前記第２の入出力要求の仮想アドレスに対する物理
アドレスを使用する前記第１の入出力制御装置を有す
る。

【００１０】本発明の第５のアドレス変換システムは、
前記第２のアドレス変換システムであって、前記第１の
入出力制御装置内の前記仮想アドレスバッファ、前記ア
ドレス変換回路、または前記物理アドレスバッファが故
障した場合に、前記第２の入出力制御装置に、前記第１
の入出力要求を送信し、前記第１の入出力要求の物理ア
ドレスを生成させる前記第１の入出力制御装置と、前記
第２の入出力制御装置内の前記仮想アドレスバッファ、
前記アドレス変換回路、または前記物理アドレスバッフ
ァが故障した場合に、前記第１の入出力制御装置に、前
記第１の入出力要求を送信し、前記第１の入出力要求の
物理アドレスを生成させる前記第２の入出力制御装置と
を有する。

【００１１】本発明の第６のアドレス変換システムは、
前記第３または第４のアドレス変換システムであって、
前記第１の入出力制御装置内の前記仮想アドレスバッフ
ァ、前記アドレス変換回路、または前記物理アドレスバ
ッファが故障した場合に、前記第２の入出力制御装置〜
第Ｎの入出力制御装置に、前記第１の入出力要求を送信
し、前記第１の入出力要求の物理アドレスを生成させる
前記第１の入出力制御装置を有する。

【００１２】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は、本発
明の第１の実施の形態を示すブロック図である。図１を
参照すると、本発明の第１の実施の形態は、入出力制御
装置１０と、入出力制御装置１０と同一の機能を持つ入
出力制御装置２０と、中央処理装置４０と、主記憶装置
５０と、入出力制御装置１０、入出力制御装置２０、中
央処理装置４０、および主記憶装置５０を接続するシス
テムバス３０と、入出力制御装置１０および入出力制御
装置２０を接続する装置間バス６０とから構成される。

【００１３】また、入出力制御装置１０は、仮想アドレ
スを格納する仮想アドレスバッファ１０１と、仮想アド
レス−物理アドレス対を複数格納し仮想アドレスを物理
アドレスに変換するアドレス変換回路１０３と、物理ア
ドレスを格納する物理アドレスバッファ１０４と、入出
力制御装置１０を制御するアドレス変換制御回路１０２
とから構成される。

【００１４】また、入出力制御装置２０は、仮想アドレ
スを格納する仮想アドレスバッファ２０１と、仮想アド
レス−物理アドレス対を複数格納し仮想アドレスを物理
アドレスに変換するアドレス変換回路２０３と、物理ア
ドレスを格納する物理アドレスバッファ２０４と、入出
力制御装置２０を制御するアドレス変換制御回路２０２
とから構成される。

【００１５】仮想アドレスバッファ１０１および仮想ア
ドレスバッファ２０１、アドレス変換制御回路１０２お
よびアドレス変換制御回路２０２、アドレス変換回路１
０３およびアドレス変換回路２０３、物理アドレスバッ
ファ１０４および物理アドレスバッファ２０４は、それ
ぞれ同一の機能を持つ。

【００１６】また、入出力制御装置１０は、仮想アドレ
ス登録信号１０Ａ、物理アドレス信号１０Ｂ、物理アド
レス登録信号１０Ｃ、およびアドレス変換実行信号１０
Ｄを備え、入出力制御装置２０は、仮想アドレス登録信
号２０Ａ、物理アドレス信号２０Ｂ、物理アドレス登録
信号２０Ｃ、およびアドレス変換実行信号２０Ｄを備え
る。

【００１７】中央処理装置４０から、システムバス３０
を介して複数の仮想アドレスを含む入出力要求が複数発
行されると、入出力制御装置１０のアドレス変換制御回
路１０２は、最初に受信した入出力要求の仮想アドレス
を仮想アドレス登録信号１０Ａにより仮想アドレスバッ
ファ１０１に登録する。

【００１８】仮想アドレスが仮想アドレスバッファ１０
１に格納されると、その仮想アドレスはアドレス変換実
行信号１０Ｄによりアドレス変換回路１０３に転送さ
れ、アドレス変換回路１０３は受信した仮想アドレスを
物理アドレスにアドレス変換する。

【００１９】このとき、アドレス変換回路１０３内の仮
想アドレス−物理アドレス対が検索され、受信した仮想
アドレスに対応した仮想アドレス−物理アドレス対が存
在すると、その物理アドレスを物理アドレス登録信号１
０Ｃにより物理アドレスバッファ１０４に格納する。受
信した仮想アドレスに対応した仮想アドレス−物理アド
レス対が存在しないと、アドレス変換回路１０３は、主
記憶装置５０にアクセスを行い、受信した仮想アドレス
を物理アドレスに変換し物理アドレス登録信号１０Ｃに
より物理アドレスバッファ１０４に格納する。

【００２０】ここで、主記憶装置５０のアクセスを含む
アドレス変換について説明する。図２は、アドレス変換
の過程を示す説明図である。図２を参照すると、仮想ア
ドレスは、セグメントテーブルエントリであるＳＴＥ
（ビット８〜１２）、ページテーブルエントリであるＰ
ＴＥ（ビット１３〜１９）、ページ内アドレスであるＰ
ＲＡ（ビット２０〜３１）で構成される。

【００２１】アドレス変換回路１０３は、内部にセグメ
ントディスクリプタテーブルの先頭を指し示すＳＤテー
ブルポインタ（ビット０〜３１）を保持しており、ＳＤ
テーブルポインタ＋ＳＴＥのアドレスから主記憶装置５
０のセグメントディスクリプタであるＳＤ（ビット０〜
３１）を読み出す。次に、ＳＤ＋ＰＴＥのアドレスから
主記憶装置５０内のページディスクリプタテーブルのペ
ージディスクリプタであるＰＤ（ビット０〜１９）を読
み出す。そして、ＰＤとＰＲＡとを結合して、物理アド
レスとし、物理アドレスバッファ１０４に格納する。ま
た、アドレス変換回路１０３は、この場合の仮想アドレ
ス−物理アドレス対を内部に保持する。

【００２２】アドレス変換制御回路１０２は、物理アド
レスバッファ１０４に登録された物理アドレスを物理ア
ドレス信号１０Ｂにより読み出して入出力制御に使用す
る。

【００２３】また、仮想アドレスバッファ１０１、アド
レス変換回路１０３が、主記憶装置５０へのアクセスを
使用するアドレス変換中であり、仮想アドレスバッファ
１０１に仮想アドレスが登録されなかった入出力要求
は、アドレス変換制御回路１０２により装置間バス６０
を介して入出力制御装置２０内のアドレス変換制御回路
２０２に送信される。

【００２４】入出力制御装置１０からの入出力要求を受
信したアドレス変換制御回路２０２は、仮想アドレスバ
ッファ２０１にアドレス変換中の仮想アドレスが格納さ
れていなければ、仮想アドレス登録信号２０Ａにより、
その入出力要求の仮想アドレスを仮想アドレスバッファ
２０１に格納する。

【００２５】格納された仮想アドレスは、アドレス変換
実行信号２０Ｄにより、アドレス変換回路２０３に転送
され、物理アドレスにアドレス変換される。アドレス変
換された物理アドレスは物理アドレス登録信号２０Ｃに
より、物理アドレスバッファ２０４に転送され、アドレ
ス変換制御回路２０２は物理アドレスバッファ２０４に
格納された物理アドレスを物理アドレス信号２０Ｂによ
り読み出す。

【００２６】アドレス変換制御回路２０２に読み出され
た物理アドレスは、装置間バス６０を介し入出力制御装
置１０内のアドレス変換制御回路１０２に転送される。

【００２７】アドレス変換制御回路１０２は、発行した
入出力要求に対する物理アドレスを入出力制御装置２０
から受信すると、その物理アドレスを入出力制御の処理
に使用する。

【００２８】また、アドレス変換制御回路１０２が、ア
ドレス変換要求を入出力制御装置２０内のアドレス変換
制御回路２０２に発行したとき、仮想アドレスバッファ
２０１にアドレス変換中の仮想アドレスがすでに登録さ
れていれば、アドレス変換制御回路２０２は、装置間バ
ス６０を介してアドレス変換制御回路１０２にアドレス
変換ができないことを通知する。これによりアドレス変
換制御回路１０２は、入出力制御装置２０でアドレス変
換ができないことを知り、その入出力要求の仮想アドレ
スを仮想アドレス登録信号１０Ａにより仮想アドレスバ
ッファ１０１に格納し、アドレス変換の実行を待つ。

【００２９】このとき、すでに前の入出力要求の仮想ア
ドレスのアドレス変換が完了していれば、ただちに、新
たに仮想アドレスバッファ１０１に格納された仮想アド
レスのアドレス変換がアドレス変換回路１０３で実行さ
れ、物理アドレスバッファ１０４に格納される。

【００３０】次に、本発明の第１の実施の形態の動作に
ついて図面を参照して説明する。図３は、本発明の第１
の実施の形態の動作を説明するフローチャートである。
まず、中央処理装置４０が、システムバス３０を介して
入出力要求を発行すると（図３ステップＳ１）、入出力
制御装置１０のアドレス変換制御回路１０２がこの複数
の入出力要求を受信する（図３ステップＳ２）。

【００３１】アドレス変換要求を受け取ったアドレス変
換制御回路１０２は、仮想アドレス登録信号１０Ａによ
り仮想アドレスバッファ１０１に仮想アドレスが格納さ
れているかどうか（主記憶装置５０へのアクセスを含む
アドレス変換の最中かどうか）を調べ、アドレス変換が
実行可能かどうかをチェックする（図３ステップＳ
３）。

【００３２】このとき、アドレス変換が可能（アドレス
変換の最中でない）ならば（図３ステップＳ３Ｙｅ
ｓ）、仮想アドレス登録信号１０Ａにより、仮想アドレ
スバッファ１０１に仮想アドレスを設定する（図３ステ
ップＳ４）。

【００３３】仮想アドレスが仮想アドレスバッファ１０
１に設定されると、アドレス変換実行信号１０Ｄによ
り、アドレス変換回路１０３に仮想アドレスが通知さ
れ、その仮想アドレスに対応する仮想アドレス−物理ア
ドレス対がアドレス変換回路１０３に登録されているか
どうかがチェックされる（図３ステップＳ５）。

【００３４】仮想アドレス−物理アドレス対が登録され
ていると（図３ステップＳ５Ｙｅｓ）、その仮想アドレ
ス−物理アドレス対の物理アドレスを物理アドレス登録
信号１０Ｃにより、物理アドレスバッファ１０４に格納
する（図３ステップＳ６）。

【００３５】仮想アドレス−物理アドレス対が登録され
ていないと（図３ステップＳ５Ｎｏ）、図２に示すよう
な過程で、主記憶装置５０に２回アクセスを実施し、セ
グメントディスクリプタ、ページディスクリプタを読み
出し、物理アドレスを生成し物理アドレス登録信号１０
Ｃにより、物理アドレスバッファ１０４に格納する（図
３ステップＳ７）。

【００３６】次に、アドレス変換制御回路１０２が、物
理アドレスバッファ１０４に格納された物理アドレスを
物理アドレス信号１０Ｂにより読み出し、物理アドレス
を使用した入出力処理を実施する（図３ステップＳ
８）。

【００３７】また、アドレス変換が実行可能かどうかの
チェックにおいてアドレス変換が不可能ならば（図３ス
テップＳ３Ｙｅｓ）、アドレス変換制御回路１０２は、
装置間バス６０により、入出力要求を入出力制御装置２
０内のアドレス変換制御回路２０２に通知する（図３ス
テップＳ９）。

【００３８】アドレス変換制御回路２０２は、入出力要
求を受信すると、仮想アドレス登録信号２０Ａにより、
仮想アドレスバッファ２０１に仮想アドレスが格納され
ているかどうかをチェックすることで、アドレス変換が
実行可能かどうかを判定する（図３ステップＳ１０）。

【００３９】このとき、仮想アドレスバッファ２０１に
仮想アドレスが登録されていなければ（主記憶装置５０
へのアクセスを含むアドレス変換の最中でなければ）、
アドレス変換を実行することができ（図３ステップＳ１
０Ｙｅｓ）、アドレス変換制御回路２０２は仮想アドレ
ス登録信号２０Ａにより、仮想アドレスバッファ２０１
に仮想アドレスを設定する（図３ステップＳ１１）。

【００４０】仮想アドレスバッファ２０１に設定された
仮想アドレスは、アドレス変換実行信号２０Ｄにより、
アドレス変換回路２０３に転送され、入出力制御装置１
０と同様な過程で物理アドレスに変換される。すなわ
ち、その仮想アドレスに対応する仮想アドレス−物理ア
ドレス対がアドレス変換回路２０３に登録されているか
どうかがチェックされる（図３ステップＳ１２）。

【００４１】仮想アドレス−物理アドレス対が登録され
ていると（図３ステップＳ１２Ｙｅｓ）、その仮想アド
レス−物理アドレス対の物理アドレスを物理アドレス登
録信号２０Ｃにより、物理アドレスバッファ２０４に格
納する（図３ステップＳ１３）。

【００４２】仮想アドレス−物理アドレス対が登録され
ていないと（図３ステップＳ１２Ｎｏ）、図２に示すよ
うな過程で、主記憶装置５０に２回アクセスを実施し、
セグメントディスクリプタ、ページディスクリプタを読
み出し、物理アドレスを生成し物理アドレス登録信号２
０Ｃにより、物理アドレスバッファ２０４に格納する
（図３ステップＳ１４）。

【００４３】次に、物理アドレスバッファ２０４に格納
された物理アドレスを、物理アドレス信号２０Ｂによ
り、アドレス変換制御回路２０２が読み出し、装置間バ
ス６０を介して、入出力制御装置１０内のアドレス変換
制御回路１０２に通知する（図３ステップＳ１５）。

【００４４】入出力制御装置２０から物理アドレスを受
信したアドレス変換制御回路１０２は、その物理アドレ
スを使用した入出力処理を実施する（図３ステップＳ
８）。

【００４５】もし、仮想アドレスバッファ２０１に仮想
アドレスが登録されていれば、アドレス変換を実行する
ことができず（図３ステップＳ１０Ｎｏ）、アドレス変
換制御回路２０２は、装置間バス６０を介し、入出力制
御装置１０内のアドレス変換制御回路１０２にアドレス
変換ができないことを通知する（図３ステップＳ１
６）。

【００４６】アドレス変換制御回路１０２は、アドレス
変換ができないことの通知を受信すると、仮想アドレス
登録信号１０Ａにより、仮想アドレスバッファ１０１に
仮想アドレスを設定する。そして、すでに設定されてい
る仮想アドレスのアドレス変換が終了すると、新規に設
定した仮想アドレスのアドレス変換が実行され、入出力
処理が実施される（図３ステップＳ４〜ステップＳ
８）。

【００４７】次に、従来技術と比較して、アドレス変換
が高速に実施できることを説明する。図４（ａ）は、従
来の技術の動作を示すタイムチャートである。図４
（ｂ）は、本発明の第１の実施の形態の動作を示すタイ
ムチャートである。ここで、アドレス変換のための主記
憶装置５０のアクセスに、約１００サイクル（１１０
Ｔ）、また、装置間バス６０を介した転送に約１０サイ
クル（１０Ｔ）を要するものとする。

【００４８】従来の技術においては、たとえば、中央処
理装置４０から入出力制御装置１０に入出力要求Ａ、入
出力要求Ｂがシステムバス３０を介して発行されると
（図４（ａ）Ｔ１、Ｔ２）、入出力要求Ａ、入出力要求
Ｂをアドレス変換制御回路１０２で受信する（図４
（ａ）Ｔ２、Ｔ３）。

【００４９】次に、入出力要求Ａの仮想アドレス、入出
力要求Ｂの仮想アドレスが、仮想アドレスバッファ１０
１に格納され（図４（ａ）Ｔ３、Ｔ４）。

【００５０】次に、入出力要求Ａの仮想アドレスは、ア
ドレス変換回路１０３に設定され（図４（ａ）Ｔ４）、
入出力要求Ａの対応する仮想アドレス−物理アドレス対
が存在しないと、主記憶装置５０をアクセスし、物理ア
ドレスを生成する（Ｔ５〜Ｔ１０５）。

【００５１】次に、入出力要求Ａの生成された物理アド
レスが物理アドレスバッファ１０４に格納され（図４
（ａ）Ｔ１０６）、さらに、アドレス変換制御回路１０
２に格納され（図４（ａ）Ｔ１０７）、入出力処理に使
用される。

【００５２】また、入出力要求Ｂの仮想アドレスがアド
レス変換回路１０３に設定され（図４（ａ）Ｔ１０
６）、入出力要求Ｂの対応する仮想アドレス−物理アド
レス対が存在しないと、主記憶装置５０をアクセスし、
物理アドレスを生成する（図４（ａ）Ｔ１０７〜Ｔ２０
７）。

【００５３】次に、入出力要求Ｂの生成された物理アド
レスが物理アドレスバッファ１０４に格納され（図４
（ａ）Ｔ２０８）、さらに、アドレス変換制御回路１０
２に格納され（図４（ａ）Ｔ２０９）、入出力処理に使
用される。

【００５４】一方、本発明の第１の実施の形態において
は、中央処理装置４０から入出力制御装置１０に入出力
要求Ａ、入出力要求Ｂがシステムバス３０を介して発行
されると（図４（ｂ）Ｔ１、Ｔ２）、入出力要求Ａ、入
出力要求Ｂをアドレス変換制御回路１０２で受信する
（図４（ｂ）Ｔ２、Ｔ３）。

【００５５】次に、入出力要求Ａの仮想アドレスが仮想
アドレスバッファ１０１に格納され（図４（ｂ）Ｔ３、
Ｔ４）。

【００５６】次に、入出力要求Ａの仮想アドレスは、ア
ドレス変換回路１０３に設定され（図４（ｂ）Ｔ４）、
入出力要求Ａの対応する仮想アドレス−物理アドレス対
が存在しないと、図４（ａ）の場合と同様に主記憶装置
５０をアクセスし、物理アドレスを生成し（図４（ｂ）
Ｔ５〜Ｔ１０５）、物理アドレスバッファ１０４に格納
し（図４（ｂ）Ｔ１０６）、アドレス変換制御回路１０
２に格納する（図４（ｂ）Ｔ１０７）。

【００５７】入出力要求Ａの対応する仮想アドレス−物
理アドレス対が存在しないと、アドレス変換制御回路１
０２は、装置間バス６０を介し、入出力要求Ｂを入出力
制御装置２０のアドレス変換制御回路２０２に送信する
（図４（ｂ）Ｔ５）。

【００５８】アドレス変換制御回路２０２は、入出力要
求Ｂを受信し（図４（ｂ）Ｔ１５）、アドレス変換を開
始する。

【００５９】次に、入出力制御装置２０では、入出力制
御装置１０と同様にして主記憶装置５０をアクセスし入
出力要求Ｂの物理アドレスを生成し、物理アドレスバッ
ファ２０４に格納し（図４（ｂ）Ｔ１１８）、アドレス
変換制御回路２０２に格納する（図４（ｂ）Ｔ１１
９）。

【００６０】次に、アドレス変換制御回路２０２は、入
出力要求Ｂの物理アドレスを、装置間バス６０を介して
入出力制御装置１０のアドレス変換制御回路１０２に送
信する（図４（ｂ）Ｔ１２０）。

【００６１】次に、アドレス変換制御回路１０２は、入
出力要求Ｂの物理アドレスを受信し（図４（ｂ）Ｔ１３
０）、入出力処理を実施する。

【００６２】以上のように、従来技術の場合には、２０
９サイクルを要するが、本発明の第１の実施の形態にお
いては、１３０サイクルを要するのみである。

【００６３】次に、本発明の第２の実施の形態について
図面を参照して説明する。図５は、本発明の第２の実施
の形態を示すブロック図である。図５を参照すると、本
発明の第２の実施の形態は、入出力制御装置１０と、入
出力制御装置２０と、入出力制御装置７０と、中央処理
装置４０と、主記憶装置５０と、入出力制御装置１０、
入出力制御装置１０、入出力制御装置２０、入出力制御
装置７０、中央処理装置４０、および主記憶装置５０を
接続するシステムバス３０と、入出力制御装置１０、入
出力制御装置２０、および入出力制御装置７０を接続す
る装置間バス６０とから構成される。

【００６４】この構成において、たとえば、入出力制御
装置１０は、中央処置装置４０からの複数の入出力要求
に対して、アドレス変換が実行可能かどうかのチェック
においてアドレス変換が不可能ならば、アドレス変換制
御回路１０２により、装置間バス６０を介して、入出力
要求を入出力制御装置２０、および入出力制御装置７０
に送信する。そして、入出力制御装置１０は、入出力制
御装置２０、および入出力制御装置７０から先に受信し
た物理アドレスを使用する。

【００６５】以上は、入出力制御装置１０を中心に説明
したが、入出力制御装置２０も、入出力制御装置１０と
同等の機能を持つ。

【００６６】また、入出力制御装置が３台の場合につい
て説明したが、４台以上の入出力制御装置が装置間バス
６０に接続されている場合にも適用可能である。

【００６７】次に、本発明の第３の実施の形態について
説明する。本発明の第３の実施の形態は、本発明の第
１、または第２の実施の形態の構成であって、たとえ
ば、入出力制御装置１０内の仮想アドレスバッファ１０
１、アドレス変換回路１０３、または物理アドレスバッ
ファ１０４が故障した場合には、装置間バス６０に接続
された他の入出力制御装置に入出力要求を転送し、物理
アドレスを生成させる制御を実施するものである。

【００６８】

【発明の効果】本発明の第１の効果は、複数の入出力制
御装置が存在するシステムにおいて、複数の入出力要求
の処理が発行された場合、入出力制御装置に対応する仮
想アドレス−物理アドレス対が存在しない場合に、仮想
アドレスから物理アドレスへの変換の性能が向上するこ
とである。

【００６９】その理由は、入出力制御装置が前の入出力
要求の処理において、アドレス変換の最中である場合
に、特別に設けられた装置間バスを介して他の入出力制
御装置にその入出力要求を転送し、他の入出力制御装置
で生成された物理アドレスを使用するからである。

【００７０】本発明の第２の効果は、システムの信頼性
が向上することである。

【００７１】その理由は、本発明の第３の実施の形態の
ように、入出力制御装置のアドレス変換を行う部分が故
障した場合に、他の入出力制御装置により、アドレス変
換を実施するからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図で
ある。

【図２】アドレス変換の過程を示す説明図である。

【図３】本発明の第１の実施の形態の動作を示すフロー
チャートである。

【図４】本発明の第１の実施の形態の動作を示すタイム
チャートである。

【図５】本発明の第２の実施の形態のを示すブロック図
である。

【符号の説明】

１０ 入出力制御装置 ２０ 入出力制御装置 ３０ システムバス ４０ 中央処理装置 ５０ 主記憶装置 ６０ 装置間バス ７０ 入出力制御装置 １０１ 仮想アドレスバッファ １０２ アドレス変換制御回路 １０３ アドレス変換回路 １０４ 物理アドレスバッファ １０Ａ 仮想アドレス登録信号 １０Ｂ 物理アドレス信号 １０Ｃ 物理アドレス登録信号 １０Ｄ アドレス変換実行信号 ２０１ 仮想アドレスバッファ ２０２ アドレス変換制御回路 ２０３ アドレス変換回路 ２０４ 物理アドレスバッファ ２０Ａ 仮想アドレス登録信号 ２０Ｂ 物理アドレス信号 ２０Ｃ 物理アドレス登録信号 ２０Ｄ アドレス変換実行信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2000−3328（ＪＰ，Ａ) 特開 平５−204821（ＪＰ，Ａ) 特開 平５−250251（ＪＰ，Ａ) 特開 平４−31945（ＪＰ，Ａ) 特開 平５−224825（ＪＰ，Ａ) 特開 昭59−79330（ＪＰ，Ａ) 特開 昭52−40932（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/10 - 13/14

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１の入出力制御装置と、前記第１の入
   出力制御装置と同等機能を持つ第２の入出力制御装置
   と、中央処理装置と、主記憶装置と、前記第１の入出力
   制御装置、前記第２の入出力制御装置、前記中央処理装
   置、および前記主記憶装置を接続するシステムバスと、
   前記第１の入出力制御装置および前記第２の入出力制御
   装置を接続する装置間バスとを有し、前記中央処理装置
   から前記システムバスを介して第１の入出力要求を受信
   し、前記第１の入出力要求の前記主記憶装置へのアクセ
   スを含むアドレス変換の最中に、第２の入出力要求を受
   信すると、前記装置間バスを介して前記第２の入出力要
   求を前記第２の入出力制御装置に送信し、前記第２の入
   出力制御装置から前記第２の入出力要求のアドレス変換
   の結果を受信する前記第１の入出力制御装置と、前記中
   央処理装置から前記システムバスを介して第１の入出力
   要求を受信し、前記第１の入出力要求の前記主記憶装置
   へのアクセスを含むアドレス変換の最中に、第２の入出
   力要求を受信すると、前記装置間バスを介して前記第２
   の入出力要求を前記第１の入出力制御装置に送信し、前
   記第１の入出力制御装置から前記第２の入出力要求のア
   ドレス変換の結果を受信する前記第２の入出力制御装置
   と、を有することを特徴とするアドレス変換システム。
2. 【請求項２】 アドレス変換制御回路と、仮想アドレス
   バッファと、アドレス変換回路とを備え、前記第１の入
   出力要求、前記第２の入出力要求を受け取る前記アドレ
   ス変換制御回路と、前記アドレス変換制御回路からの前
   記第１の入出力要求内、および前記第１の入出力要求内
   の仮想アドレスを格納する前記仮想アドレスバッファ
   と、仮想アドレス−物理アドレス対を保持し、前記第１
   の入出力要求内の仮想アドレスに対応する前記仮想アド
   レス−物理アドレス対が保持されていないと、前記主記
   憶装置へのアクセスを行い前記第１の入出力要求の物理
   アドレスを生成する前記アドレス変換回路と、前記アド
   レス変換回路において前記主記憶装置へのアクセスを含
   む前記第１の入出力要求のアドレス変換を実施中である
   と、前記装置間バスを介して前記第２の入出力制御装置
   に前記第２の入出力要求を送信する前記アドレス変換制
   御回路とを有する前記第１の入出力制御装置と、前記第
   １の入出力制御装置から前記装置間バスを介して前記第
   ２の入出力要求を受け取ると、前記主記憶へのアクセス
   を含むアドレス変換実行中でなければ、前記第２の入出
   力要求の仮想アドレスに対する物理アドレスを生成し
   て、前記第１の入出力装置に生成した前記第２の入出力
   要求の仮想アドレスに対する物理アドレスを前記装置間
   バスを介して送信する前記第２の入出力制御装置とを有
   することを特徴とする請求項１記載のアドレス変換シス
   テム。
3. 【請求項３】 前記第１の入出力制御装置と同等機能を
   持つ第Ｎ（Ｎは３以上）の入出力制御装置までを備え、
   前記第１の入出力制御装置〜前記第Ｎの入出力制御装置
   を含むＮ台を接続する前記装置間バスを備えることを特
   徴とする請求項１または請求項２記載のアドレス変換シ
   ステム。
4. 【請求項４】 前記第２の入出力制御装置〜前記第Ｎの
   入出力制御装置からの前記第２の入出力要求の仮想アド
   レスに対する物理アドレスを前記装置間バスを介して受
   け取ると、最も先に受け取った前記第２の入出力要求の
   仮想アドレスに対する物理アドレスを使用する前記第１
   の入出力制御装置を有することを特徴とする請求項３記
   載のアドレス変換システム。
5. 【請求項５】 前記第１の入出力制御装置内の前記仮想
   アドレスバッファ、前記アドレス変換回路、または前記
   物理アドレスバッファが故障した場合に、前記第２の入
   出力制御装置に、前記第１の入出力要求を送信し、前記
   第１の入出力要求の物理アドレスを生成させる前記第１
   の入出力制御装置と、前記第２の入出力制御装置内の前
   記仮想アドレスバッファ、前記アドレス変換回路、また
   は前記物理アドレスバッファが故障した場合に、前記第
   １の入出力制御装置に、前記第１の入出力要求を送信
   し、前記第１の入出力要求の物理アドレスを生成させる
   前記第２の入出力制御装置とを有することを特徴とする
   請求項２記載のアドレス変換システム。
6. 【請求項６】 前記第１の入出力制御装置内の前記仮想
   アドレスバッファ、前記アドレス変換回路、または前記
   物理アドレスバッファが故障した場合に、前記第２の入
   出力制御装置〜第Ｎの入出力制御装置に、前記第１の入
   出力要求を送信し、前記第１の入出力要求の物理アドレ
   スを生成させる前記第１の入出力制御装置を有すること
   を特徴とする請求項３または請求項４記載のアドレス変
   換システム。