JPH05216836A - 処理装置間通信方式 - Google Patents
処理装置間通信方式Info
- Publication number
- JPH05216836A JPH05216836A JP4011503A JP1150392A JPH05216836A JP H05216836 A JPH05216836 A JP H05216836A JP 4011503 A JP4011503 A JP 4011503A JP 1150392 A JP1150392 A JP 1150392A JP H05216836 A JPH05216836 A JP H05216836A
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- JP
- Japan
- Prior art keywords
- cache memory
- transfer
- memory
- main memory
- main
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】主記憶装置を通信バッファとして処理装置間の
通信を行う情報処理装置で通信バッファへのアクセスの
高速化を目的とする。 【構成】主記憶装置１０内にキャッシュメモリ１１を持
ち、また、キャッシュメモリと主記憶部間の転送を行う
手段と、主記憶部とシステムバス１１０間の転送を行う
手段と、キャッシュメモリとシステムバス間の転送を行
う手段とを持ち、テスト＆セット転送のテスト結果によ
りキャッシュメモリと主記憶部間の転送を行う。 【効果】テスト＆セットによりロック成功時に必要なデ
ータがキャッシュメモリに転送されているため、アクセ
スの高速化を少容量のキャッシュメモリで実現できる。
通信を行う情報処理装置で通信バッファへのアクセスの
高速化を目的とする。 【構成】主記憶装置１０内にキャッシュメモリ１１を持
ち、また、キャッシュメモリと主記憶部間の転送を行う
手段と、主記憶部とシステムバス１１０間の転送を行う
手段と、キャッシュメモリとシステムバス間の転送を行
う手段とを持ち、テスト＆セット転送のテスト結果によ
りキャッシュメモリと主記憶部間の転送を行う。 【効果】テスト＆セットによりロック成功時に必要なデ
ータがキャッシュメモリに転送されているため、アクセ
スの高速化を少容量のキャッシュメモリで実現できる。
Description
【０００１】
【産業上の利用分野】本発明は処理装置間通信方式に関
する。
する。
【０００２】
【従来の技術】従来、処理装置間で通信を行う場合、主
記憶上の任意の領域を通信領域として処理装置間の通信
を行っている。各処理装置間で通信領域を用いる場合、
処理装置間の同期を図るため主記憶上にロックバイトを
設けロック制御により行っている。通信領域を使用する
処理装置は、ロックバイトをロック成功後、通信領域を
アクセスし、完了後ロックバイトをアンロックすること
により同期を行っている。又ロック動作は主記憶へのテ
スト＆セット転送により行われている。
記憶上の任意の領域を通信領域として処理装置間の通信
を行っている。各処理装置間で通信領域を用いる場合、
処理装置間の同期を図るため主記憶上にロックバイトを
設けロック制御により行っている。通信領域を使用する
処理装置は、ロックバイトをロック成功後、通信領域を
アクセスし、完了後ロックバイトをアンロックすること
により同期を行っている。又ロック動作は主記憶へのテ
スト＆セット転送により行われている。
【０００３】
【発明が解決しようとする課題】上述した従来の処理装
置間通信方式では、アクセスを高速化するには大容量の
キャッシュメモリが必要になるという問題点がある。
置間通信方式では、アクセスを高速化するには大容量の
キャッシュメモリが必要になるという問題点がある。
【０００４】
【課題を解決するための手段】本発明の方式は、主記憶
装置と、主記憶装置に接続される複数の処理装置とから
構成され、主記憶上の任意のエリアを各処理装置間で共
有して処理装置間の通信を行う情報処理装置に於ける処
理装置間通信方式に於いて、主記憶装置内に主な記憶装
置である主記憶部と少容量のキャッシュメモリを持ち、
また主記憶部とキャッシュメモリ間の転送を行う手段
と、各処理装置からの主記憶転送時に該データが前記キ
ャッシュメモリ上に存在しない場合は主記憶部と各処理
装置間で転送を行う手段と、各処理装置からの主記憶転
送時に該データが前記シャッシュメモリ上に存在する場
合はキャッシュメモリと各処理装置間で転送を行う手段
とを持ち、各処理装置からの主記憶へのテスト＆セット
転送実行時に、テスト結果によりテスト＆セット転送実
行アドレスと１対１に対応した任意の主記憶上のブロッ
クをキャッシュメモリ上へ転送することを特徴とする。
装置と、主記憶装置に接続される複数の処理装置とから
構成され、主記憶上の任意のエリアを各処理装置間で共
有して処理装置間の通信を行う情報処理装置に於ける処
理装置間通信方式に於いて、主記憶装置内に主な記憶装
置である主記憶部と少容量のキャッシュメモリを持ち、
また主記憶部とキャッシュメモリ間の転送を行う手段
と、各処理装置からの主記憶転送時に該データが前記キ
ャッシュメモリ上に存在しない場合は主記憶部と各処理
装置間で転送を行う手段と、各処理装置からの主記憶転
送時に該データが前記シャッシュメモリ上に存在する場
合はキャッシュメモリと各処理装置間で転送を行う手段
とを持ち、各処理装置からの主記憶へのテスト＆セット
転送実行時に、テスト結果によりテスト＆セット転送実
行アドレスと１対１に対応した任意の主記憶上のブロッ
クをキャッシュメモリ上へ転送することを特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示す図である。
【０００７】図において、主記憶装置１０は、低速だが
コストの安いダイナミックＲＡＭで構成された主記憶部
１２と、高速ではあるがコストの高い少容量のスタティ
ックＲＡＭで構成されたキャッシュメモリ１１の二つの
記憶機構を有する。
コストの安いダイナミックＲＡＭで構成された主記憶部
１２と、高速ではあるがコストの高い少容量のスタティ
ックＲＡＭで構成されたキャッシュメモリ１１の二つの
記憶機構を有する。
【０００８】通常、各処理装置からの主記憶転送は、シ
ステムバス１１０を経由して主記憶部システムバス間転
送制御部１５により主記憶システムバス間転送路１０３
を用いて行われ、従来の主記憶装置と同様にリード／ラ
イト等の転送を行う。キャッシュメモリ１１とシステム
バス１１０との間の転送は、キャッシュメモリシステム
バス間転送制御部１４によりキャッシュメモリシステム
バス間転送路１０２を用いて行われる。キャッシュメモ
リ１１と主記憶部１２との転送は、キャッシュメモリ主
記憶間転送制御部１３により主記憶部キャッシュメモリ
間転送路１０１を用いて行われる。
ステムバス１１０を経由して主記憶部システムバス間転
送制御部１５により主記憶システムバス間転送路１０３
を用いて行われ、従来の主記憶装置と同様にリード／ラ
イト等の転送を行う。キャッシュメモリ１１とシステム
バス１１０との間の転送は、キャッシュメモリシステム
バス間転送制御部１４によりキャッシュメモリシステム
バス間転送路１０２を用いて行われる。キャッシュメモ
リ１１と主記憶部１２との転送は、キャッシュメモリ主
記憶間転送制御部１３により主記憶部キャッシュメモリ
間転送路１０１を用いて行われる。
【０００９】次に本発明の主たる動作であるテスト＆セ
ット時の動作について説明する。テスト＆セット転送と
は、転送アドレスで示される主記憶上のデータが“０”
であれば転送データで上書きされ、“０”以外の時は転
送以前のデータが保存され、読み出しデータとして転送
要求元に転送される。
ット時の動作について説明する。テスト＆セット転送と
は、転送アドレスで示される主記憶上のデータが“０”
であれば転送データで上書きされ、“０”以外の時は転
送以前のデータが保存され、読み出しデータとして転送
要求元に転送される。
【００１０】ロックバイトに対するロック要求は、この
テスト＆セット転送により行われ、ロックデータを書き
込むデータとして転送を行い、読みだしてきたデータが
“０”であればロック成功“０”以外の時はロック不成
功とするものである。各処理装置は主記憶上の通信領域
をアクセスする場合、必ずロック成功後に行うことによ
り通信領域の処理装置間の同期を図っている。アンロッ
ク動作はロック中の処理装置により通信領域のアクセス
完了後ロックバイトに”０”を書き込むことにより行わ
れる。
テスト＆セット転送により行われ、ロックデータを書き
込むデータとして転送を行い、読みだしてきたデータが
“０”であればロック成功“０”以外の時はロック不成
功とするものである。各処理装置は主記憶上の通信領域
をアクセスする場合、必ずロック成功後に行うことによ
り通信領域の処理装置間の同期を図っている。アンロッ
ク動作はロック中の処理装置により通信領域のアクセス
完了後ロックバイトに”０”を書き込むことにより行わ
れる。
【００１１】主記憶装置１０では、主記憶部１２に存在
するデータに対してテスト＆セット転送が主記憶部シス
テムバス間転送制御部１５により行われた時に、テスト
結果セットが行われた時に、テスト＆セット実行アドレ
スに対応した固定領域（たとえばテスト＆セットアドレ
ス＋４０９６＋テスト＆セットアドレスの下位８ビット
×領域の大きさというふうに決めておく）のデータがす
でに、キャッシュメモリ１１上に存在する場合を除い
て、前記領域のデータをキャッシュメモリ１１へ転送す
る指示及び転送アドレスがキャッシュ転送指示１０６に
より通知される。
するデータに対してテスト＆セット転送が主記憶部シス
テムバス間転送制御部１５により行われた時に、テスト
結果セットが行われた時に、テスト＆セット実行アドレ
スに対応した固定領域（たとえばテスト＆セットアドレ
ス＋４０９６＋テスト＆セットアドレスの下位８ビット
×領域の大きさというふうに決めておく）のデータがす
でに、キャッシュメモリ１１上に存在する場合を除い
て、前記領域のデータをキャッシュメモリ１１へ転送す
る指示及び転送アドレスがキャッシュ転送指示１０６に
より通知される。
【００１２】キャッシュメモリ主記憶部間転送制御部１
３は、転送が指示されると主記憶部１２からキャッシュ
メモリ１１へ主記憶部１２中の指示されたアドレスから
の一定領域のデータを転送する。この時、キャッシュメ
モリ１１に有効なデータが存在していた場合には、キャ
ッシュメモリ１１上のデータを主記憶部１２のもとのア
ドレスから始まる領域へ転送してから行う。
３は、転送が指示されると主記憶部１２からキャッシュ
メモリ１１へ主記憶部１２中の指示されたアドレスから
の一定領域のデータを転送する。この時、キャッシュメ
モリ１１に有効なデータが存在していた場合には、キャ
ッシュメモリ１１上のデータを主記憶部１２のもとのア
ドレスから始まる領域へ転送してから行う。
【００１３】転送アドレスは、キャッシュ転送アドレス
１０４によりキャッシュメモリシステムバス間転送制御
部１４へも通知され、新しくキャッシュメモリ１１上に
転送されたデータアドレスとして保持される。保持され
たアドレスは、システムバス１１０からの転送データが
キャッシュメモリ１１上に存在するか否かの判定に用い
られ、キャッシュメモリ１１上に存在する場合にはキャ
ッシュメモリ１１との間で転送が行われ、存在しない場
合主記憶部１２との間で転送が行われる。
１０４によりキャッシュメモリシステムバス間転送制御
部１４へも通知され、新しくキャッシュメモリ１１上に
転送されたデータアドレスとして保持される。保持され
たアドレスは、システムバス１１０からの転送データが
キャッシュメモリ１１上に存在するか否かの判定に用い
られ、キャッシュメモリ１１上に存在する場合にはキャ
ッシュメモリ１１との間で転送が行われ、存在しない場
合主記憶部１２との間で転送が行われる。
【００１４】以上説明したように通信領域は、処理装置
からのロック動作により予めキャッシュメモリ１１上に
転送されているため通信領域へのロック動作につづく転
送時、必ずキャッシュメモリ１１との転送となるためた
だ一つの領域に対応したキャッシュメモリ１１を持つこ
とにより処理装置間の通信に於ける主記憶装置転送を高
速化することができる。
からのロック動作により予めキャッシュメモリ１１上に
転送されているため通信領域へのロック動作につづく転
送時、必ずキャッシュメモリ１１との転送となるためた
だ一つの領域に対応したキャッシュメモリ１１を持つこ
とにより処理装置間の通信に於ける主記憶装置転送を高
速化することができる。
【００１５】また、処理装置からのテスト＆セット転送
時に、転送データにキャッシュメモリ１１へ転送する領
域のアドレス情報を付随させるようにして、送られてき
たアドレスをテスト結果セットが行われる時キャッシュ
メモリ１１への転送指示の転送アドレスとしてキャッシ
ュメモリ主記憶部間転送制御部１３及びキャッシュメモ
リシステムバス間転送制御部１４へ通知することによ
り、処理装置が自由にロックバイトと通信領域のアドレ
ス関係を設定出来るようにしてもよい。
時に、転送データにキャッシュメモリ１１へ転送する領
域のアドレス情報を付随させるようにして、送られてき
たアドレスをテスト結果セットが行われる時キャッシュ
メモリ１１への転送指示の転送アドレスとしてキャッシ
ュメモリ主記憶部間転送制御部１３及びキャッシュメモ
リシステムバス間転送制御部１４へ通知することによ
り、処理装置が自由にロックバイトと通信領域のアドレ
ス関係を設定出来るようにしてもよい。
【００１６】
【発明の効果】以上説明した様に本発明は、主記憶装置
内に少容量のキャッシュメモリを持ち、処理装置間で主
記憶上の通信領域を用いて通信を行う場合に、処理装置
がロックバイトをロックするためにテスト＆セット転送
を行い、ロックが成功した時点で主記憶上の通信領域を
キャッシュメモリ上に事前に転送して置けるため、次に
行われる処理装置からの通信領域へのアクセスを少ない
キャッシュメモリの追加で確実に高速化することができ
るという効果がある。
内に少容量のキャッシュメモリを持ち、処理装置間で主
記憶上の通信領域を用いて通信を行う場合に、処理装置
がロックバイトをロックするためにテスト＆セット転送
を行い、ロックが成功した時点で主記憶上の通信領域を
キャッシュメモリ上に事前に転送して置けるため、次に
行われる処理装置からの通信領域へのアクセスを少ない
キャッシュメモリの追加で確実に高速化することができ
るという効果がある。
【図１】本発明の一実施例のブロック図である。
１０ 主記憶装置 １１ キャッシュメモリ １２ 主記憶部 １３ キャッシュメモリ主記憶部間転送制御部 １４ キャッシュメモリシステムバス間転送制御部 １５ 主記憶部システムバス間転送制御部 １６ システムバス １０１ 主記憶キャッシュメモリ間転送路 １０２ キャッシュメモリシステムバス間転送路 １０３ 主記憶部システムバス間転送路 １０４ キャッシュ転送アドレス １０６ キャッシュ転送指示 １０７ システムバス間インタフェース １１０ システムバス
Claims (2)
- 【請求項１】 主記憶装置と、主記憶装置に接続される
複数の処理装置とから構成され、主記憶上の任意のエリ
アを各処理装置間で共有して処理装置間の通信を行う情
報処理装置に於ける処理装置間通信方式に於いて、 主記憶装置内に主な記憶装置である主記憶部と少容量の
キャッシュメモリを持ち、 また主記憶部とキャッシュメモリ間の転送を行う手段
と、 各処理装置からの主記憶転送時に該データが前記キャッ
シュメモリ上に存在しない場合は主記憶部と各処理装置
間で転送を行う手段と、 各処理装置からの主記憶転送時に該データが前記シャッ
シュメモリ上に存在する場合はキャッシュメモリと各処
理装置間で転送を行う手段とを持ち、 各処理装置からの主記憶へのテスト＆セット転送実行時
に、テスト結果によりテスト＆セット転送実行アドレス
と１対１に対応した任意の主記憶上のブロックをキャッ
シュメモリ上へ転送することを特徴とした処理装置間通
信方式。 - 【請求項２】 テスト＆セット転送時にキャッシュメモ
リに転送するブロックのアドレス情報を付随させ、該ア
ドレス情報により示される主記憶上のブロックをキャッ
シュメモリに転送することを特徴とした請求項１記載の
処理装置間通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011503A JPH05216836A (ja) | 1992-01-27 | 1992-01-27 | 処理装置間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011503A JPH05216836A (ja) | 1992-01-27 | 1992-01-27 | 処理装置間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216836A true JPH05216836A (ja) | 1993-08-27 |
Family
ID=11779827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011503A Withdrawn JPH05216836A (ja) | 1992-01-27 | 1992-01-27 | 処理装置間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216836A (ja) |
-
1992
- 1992-01-27 JP JP4011503A patent/JPH05216836A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |