JP2000003328A - 入出力制御装置のアドレス参照システム - Google Patents
入出力制御装置のアドレス参照システムInfo
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- JP2000003328A JP2000003328A JP10166557A JP16655798A JP2000003328A JP 2000003328 A JP2000003328 A JP 2000003328A JP 10166557 A JP10166557 A JP 10166557A JP 16655798 A JP16655798 A JP 16655798A JP 2000003328 A JP2000003328 A JP 2000003328A
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Abstract
(57)【要約】
【課題】 アドレス変換情報を互いの入出力制御装置で
共有して有効に活用し、入出力処理を向上させる。 【解決手段】 同機能を持つ入出力制御装置１と入出力
制御装置２がそれぞれアドレス変換した物理アドレスを
入出力制御装置１，２毎に物理アドレスバッファ４，９
に登録しておき、次にアドレス変換するときに、各入出
力制御装置１，２内のアドレス変換制御回路７，１２同
士の通信によって互いに登録している物理アドレスを参
照し、アドレス変換回路３，８で実行する主記憶２６へ
のアクセス無しにアドレス変換を行う。
共有して有効に活用し、入出力処理を向上させる。 【解決手段】 同機能を持つ入出力制御装置１と入出力
制御装置２がそれぞれアドレス変換した物理アドレスを
入出力制御装置１，２毎に物理アドレスバッファ４，９
に登録しておき、次にアドレス変換するときに、各入出
力制御装置１，２内のアドレス変換制御回路７，１２同
士の通信によって互いに登録している物理アドレスを参
照し、アドレス変換回路３，８で実行する主記憶２６へ
のアクセス無しにアドレス変換を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、入出力装置との
データ転送の入出力制御を行う入出力制御装置のアドレ
ス参照システムに関する。
データ転送の入出力制御を行う入出力制御装置のアドレ
ス参照システムに関する。
【０００２】
【従来の技術】従来、２つの入出力制御装置が存在する
システムにおいて、各入出力制御装置は個別にアドレス
変換を行っていた。
システムにおいて、各入出力制御装置は個別にアドレス
変換を行っていた。
【０００３】図３は、従来の同じ機能を持った２つの入
出力制御装置が存在する場合のシステムの構成図であ
る。図３において、入出力制御装置１でアドレス変換処
理を実行すると、仮想アドレスバッファ６にファームウ
ェアによって仮想アドレスが設定される。
出力制御装置が存在する場合のシステムの構成図であ
る。図３において、入出力制御装置１でアドレス変換処
理を実行すると、仮想アドレスバッファ６にファームウ
ェアによって仮想アドレスが設定される。
【０００４】仮想アドレスバッファ６は、アドレス変換
回路３に仮想アドレス信号１８によって仮想アドレスを
転送する。
回路３に仮想アドレス信号１８によって仮想アドレスを
転送する。
【０００５】仮想アドレスを受信したアドレス変換回路
３は、入出力制御装置１のシステムバス２７を介した主
記憶２６へのアクセスにより、アドレス変換情報を入手
し、アドレス変換処理を実行し、変換した物理アドレス
を変換アドレス信号１９により物理アドレスバッファ４
に転送する。
３は、入出力制御装置１のシステムバス２７を介した主
記憶２６へのアクセスにより、アドレス変換情報を入手
し、アドレス変換処理を実行し、変換した物理アドレス
を変換アドレス信号１９により物理アドレスバッファ４
に転送する。
【０００６】物理アドレスバッファ４は、受信した物理
アドレスを登録し、実行アドレス信号５によりアドレス
レジスタ５に転送し、アドレス変換処理を終了する。
アドレスを登録し、実行アドレス信号５によりアドレス
レジスタ５に転送し、アドレス変換処理を終了する。
【０００７】入出力制御装置２におけるアドレス変換処
理も入出力制御装置１のアドレス変換処理と同様にして
行われる。
理も入出力制御装置１のアドレス変換処理と同様にして
行われる。
【０００８】
【発明が解決しようとする課題】上述したように、従
来、２つの入出力制御装置が存在するシステムにおい
て、各入出力制御装置のアドレス変換回路は、入出力制
御装置のシステムバスを介した主記憶へのアクセスによ
り、アドレス変換情報を入手して、個別にアドレス変換
を行っており、各入出力制御装置で実行したアドレス変
換の情報は、互いの入出力制御装置で共有して有効に活
用することができず、アドレス変換処理に時間がかかっ
ていた。
来、２つの入出力制御装置が存在するシステムにおい
て、各入出力制御装置のアドレス変換回路は、入出力制
御装置のシステムバスを介した主記憶へのアクセスによ
り、アドレス変換情報を入手して、個別にアドレス変換
を行っており、各入出力制御装置で実行したアドレス変
換の情報は、互いの入出力制御装置で共有して有効に活
用することができず、アドレス変換処理に時間がかかっ
ていた。
【０００９】この発明の目的は、アドレス変換回路で実
行する主記憶へのアクセス無しにアドレス変換を行い、
入出力処理を向上させることができる入出力制御装置の
アドレス参照システムを提供することにある。
行する主記憶へのアクセス無しにアドレス変換を行い、
入出力処理を向上させることができる入出力制御装置の
アドレス参照システムを提供することにある。
【００１０】
【課題を解決するための手段】この発明の入出力制御装
置のアドレス参照システムは、２つの入出力制御装置が
それぞれアドレス変換した変換アドレスを入出力制御装
置毎に登録しておき、次にアドレス変換するときに、各
入出力制御装置内のアドレス変換制御回路同士の通信に
よって互いに登録している変換アドレスを参照すること
を特徴とする。
置のアドレス参照システムは、２つの入出力制御装置が
それぞれアドレス変換した変換アドレスを入出力制御装
置毎に登録しておき、次にアドレス変換するときに、各
入出力制御装置内のアドレス変換制御回路同士の通信に
よって互いに登録している変換アドレスを参照すること
を特徴とする。
【００１１】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１は、この発明の入出力制御装置のアド
レス参照システムの実施の形態を示す構成図である。
レス参照システムの実施の形態を示す構成図である。
【００１３】同じ機能を持った入出力制御装置１と入出
力制御装置２は、それぞれシステムバス２７を介して主
記憶２６に接続されており、それぞれ入出力バス１４に
より複数のチャネル制御部１３とのデータ転送の入出力
制御をしている。
力制御装置２は、それぞれシステムバス２７を介して主
記憶２６に接続されており、それぞれ入出力バス１４に
より複数のチャネル制御部１３とのデータ転送の入出力
制御をしている。
【００１４】入出力制御装置１でアドレス変換処理を実
行すると、仮想アドレスバッファ６にファームウェアに
よって仮想アドレスが設定される。この時、アドレス変
換制御回路７は、仮想アドレスバッファ６から仮想アド
レスチェック信号１７により仮想アドレスを受信し、も
う一方の入出力制御装置２内のアドレス変換制御回路１
２にアドレス転送信号１５により仮想アドレスを転送す
る。
行すると、仮想アドレスバッファ６にファームウェアに
よって仮想アドレスが設定される。この時、アドレス変
換制御回路７は、仮想アドレスバッファ６から仮想アド
レスチェック信号１７により仮想アドレスを受信し、も
う一方の入出力制御装置２内のアドレス変換制御回路１
２にアドレス転送信号１５により仮想アドレスを転送す
る。
【００１５】仮想アドレスを受信したアドレス変換制御
回路１２は、仮想アドレスチェック信号２２によって仮
想アドレスバッファ１１をチェックし、同一の仮想アド
レスが存在すれば、物理アドレスバッファ９から物理ア
ドレス信号２５により対応する物理アドレスを受信し、
アドレス転送信号１５により物理アドレスをアドレス変
換制御回路７に転送する。
回路１２は、仮想アドレスチェック信号２２によって仮
想アドレスバッファ１１をチェックし、同一の仮想アド
レスが存在すれば、物理アドレスバッファ９から物理ア
ドレス信号２５により対応する物理アドレスを受信し、
アドレス転送信号１５により物理アドレスをアドレス変
換制御回路７に転送する。
【００１６】同一の仮想アドレスが存在しなければ、ア
ドレス変換制御回路１２は、アドレス変換制御回路７に
アドレス転送信号１５によって物理アドレスが存在しな
いことを通知する。
ドレス変換制御回路１２は、アドレス変換制御回路７に
アドレス転送信号１５によって物理アドレスが存在しな
いことを通知する。
【００１７】アドレス変換制御回路７は、物理アドレス
を入出力制御装置２内のアドレス変換制御回路１２から
受信したならば、その物理アドレスを物理アドレスバッ
ファ４に登録し、実行アドレス信号１６により物理アド
レスをアドレスレジスタ５に転送するよう要求する。そ
して、物理アドレスバッファ４は、物理アドレスを実行
アドレス信号１６によりアドレスレジスタ５に設定し、
アドレス変換処理を終了する。
を入出力制御装置２内のアドレス変換制御回路１２から
受信したならば、その物理アドレスを物理アドレスバッ
ファ４に登録し、実行アドレス信号１６により物理アド
レスをアドレスレジスタ５に転送するよう要求する。そ
して、物理アドレスバッファ４は、物理アドレスを実行
アドレス信号１６によりアドレスレジスタ５に設定し、
アドレス変換処理を終了する。
【００１８】また、アドレス変換制御回路７は、アドレ
ス変換制御回路１２から対応する物理アドレスが存在し
ないことを通知されたならば、仮想アドレスバッファ６
に仮想アドレスチェック信号１７によりアドレス変換を
要求する。
ス変換制御回路１２から対応する物理アドレスが存在し
ないことを通知されたならば、仮想アドレスバッファ６
に仮想アドレスチェック信号１７によりアドレス変換を
要求する。
【００１９】通知された仮想アドレスバッファ６は、ア
ドレス変換回路３に仮想アドレス信号１８によって仮想
アドレスを転送する。仮想アドレスを受信したアドレス
変換回路３は、入出力制御装置１のシステムバス２７を
介した主記憶２６へのアクセスにより、アドレス変換情
報を入手し、アドレス変換処理を実行し、変換した物理
アドレスを変換アドレス信号１９により物理アドレスバ
ッファ４に転送する。
ドレス変換回路３に仮想アドレス信号１８によって仮想
アドレスを転送する。仮想アドレスを受信したアドレス
変換回路３は、入出力制御装置１のシステムバス２７を
介した主記憶２６へのアクセスにより、アドレス変換情
報を入手し、アドレス変換処理を実行し、変換した物理
アドレスを変換アドレス信号１９により物理アドレスバ
ッファ４に転送する。
【００２０】物理アドレスバッファ４は、受信した物理
アドレスを登録し、実行アドレス信号５によりアドレス
レジスタ５に転送し、アドレス変換処理を終了する。
アドレスを登録し、実行アドレス信号５によりアドレス
レジスタ５に転送し、アドレス変換処理を終了する。
【００２１】上述のように、入出力制御装置２で以前に
アドレス変換した物理アドレスを入出力制御装置１でア
ドレス変換時に使用することができる場合は、主記憶２
６へのアクセスを含むアドレス変換を削減でき、また、
同様に入出力制御装置１の登録された物理アドレスを入
出力制御装置２で使用することができるので、アドレス
変換処理性能を向上させることができ、入出力処理の向
上につながる。
アドレス変換した物理アドレスを入出力制御装置１でア
ドレス変換時に使用することができる場合は、主記憶２
６へのアクセスを含むアドレス変換を削減でき、また、
同様に入出力制御装置１の登録された物理アドレスを入
出力制御装置２で使用することができるので、アドレス
変換処理性能を向上させることができ、入出力処理の向
上につながる。
【００２２】次に、この実施の形態の動作について、図
１および図２を参照して詳細に説明する。図２は、この
実施の形態の動作を説明するフローチャートである。
１および図２を参照して詳細に説明する。図２は、この
実施の形態の動作を説明するフローチャートである。
【００２３】まず、入出力制御装置１内の仮想アドレス
バッファ６にファームウェアによって４バイトの仮想ア
ドレスが登録され、ステップ１００のアドレス変換開始
となる。登録された仮想アドレスは、アドレス変換制御
回路７に仮想アドレスチェック信号１７により転送さ
れ、ステップ１０１で示す入出力制御装置２内のアドレ
ス変換制御回路１２への４バイト仮想アドレス転送処理
をアドレス転送信号１５によって実行する。
バッファ６にファームウェアによって４バイトの仮想ア
ドレスが登録され、ステップ１００のアドレス変換開始
となる。登録された仮想アドレスは、アドレス変換制御
回路７に仮想アドレスチェック信号１７により転送さ
れ、ステップ１０１で示す入出力制御装置２内のアドレ
ス変換制御回路１２への４バイト仮想アドレス転送処理
をアドレス転送信号１５によって実行する。
【００２４】アドレス変換制御回路１２は、仮想アドレ
スチェック信号２２により仮想アドレスバッファ１１に
登録されている複数の仮想アドレスの中に、転送された
仮想アドレスと一致するアドレスがあるかどうかチェッ
クすることでステップ１０２を実行する。
スチェック信号２２により仮想アドレスバッファ１１に
登録されている複数の仮想アドレスの中に、転送された
仮想アドレスと一致するアドレスがあるかどうかチェッ
クすることでステップ１０２を実行する。
【００２５】ここで、ステップ１０３のチェックにより
Ｙｅｓならば、アドレス変換制御回路１２は、ステップ
１０４で示すように、対応する物理アドレスが存在する
ことを認識し、仮想アドレスバッファ１１の仮想アドレ
スと対応付けされている物理アドレスを物理アドレスバ
ッファ９から物理アドレス信号２５によりロードし、入
出力制御装置１内のアドレス変換制御回路７にアドレス
転送信号１５により４バイトの物理アドレスの転送処理
をすることでステップ１０５の処理を実行する。
Ｙｅｓならば、アドレス変換制御回路１２は、ステップ
１０４で示すように、対応する物理アドレスが存在する
ことを認識し、仮想アドレスバッファ１１の仮想アドレ
スと対応付けされている物理アドレスを物理アドレスバ
ッファ９から物理アドレス信号２５によりロードし、入
出力制御装置１内のアドレス変換制御回路７にアドレス
転送信号１５により４バイトの物理アドレスの転送処理
をすることでステップ１０５の処理を実行する。
【００２６】物理アドレスを受信したアドレス変換制御
回路７は、対応する物理アドレスが入出力制御装置２に
存在したことを認識し、受信した物理アドレスを物理ア
ドレス信号２０により物理アドレスバッファ４に登録
し、物理アドレスバッファ４は、実行アドレス信号１６
によりアドレスレジスタ５に物理アドレスを設定するこ
とでステップ１０６の処理を実行する。
回路７は、対応する物理アドレスが入出力制御装置２に
存在したことを認識し、受信した物理アドレスを物理ア
ドレス信号２０により物理アドレスバッファ４に登録
し、物理アドレスバッファ４は、実行アドレス信号１６
によりアドレスレジスタ５に物理アドレスを設定するこ
とでステップ１０６の処理を実行する。
【００２７】また、ステップ１０３でＮｏの場合には、
アドレス変換制御回路１２は、ステップ１０７で示すよ
うに、対応する物理アドレスが存在しないことを認識
し、そしてステップ１０８で、入出力制御装置１内のア
ドレス変換制御回路７に物理アドレスが存在しないこと
をアドレス転送信号１５により通知する。
アドレス変換制御回路１２は、ステップ１０７で示すよ
うに、対応する物理アドレスが存在しないことを認識
し、そしてステップ１０８で、入出力制御装置１内のア
ドレス変換制御回路７に物理アドレスが存在しないこと
をアドレス転送信号１５により通知する。
【００２８】アドレス変換制御回路７は、対応する物理
アドレスが存在しないことを入出力制御装置２からの通
信により認識し、仮想アドレスバッファ６にアドレス変
換するよう指示する。
アドレスが存在しないことを入出力制御装置２からの通
信により認識し、仮想アドレスバッファ６にアドレス変
換するよう指示する。
【００２９】仮想アドレスバッファ６は、仮想アドレス
を仮想アドレス信号１８によりアドレス変換回路３に転
送し、ステップ１１０のアドレス変換処理を実行する。
この処理では、入出力制御装置１がシステムバス２７に
より主記憶２６とアクセスしてアドレス変換情報を入手
するため、アドレス変換処理に時間がかかる。
を仮想アドレス信号１８によりアドレス変換回路３に転
送し、ステップ１１０のアドレス変換処理を実行する。
この処理では、入出力制御装置１がシステムバス２７に
より主記憶２６とアクセスしてアドレス変換情報を入手
するため、アドレス変換処理に時間がかかる。
【００３０】ステップ１１０で、アドレス変換されたア
ドレスは、変換アドレス信号１９によって物理アドレス
バッファ４に登録され、ステップ１１１の処理では、物
理アドレスバッファ４は、登録された物理アドレス４を
実行アドレス信号１６によりアドレスレジスタ５に設定
する。
ドレスは、変換アドレス信号１９によって物理アドレス
バッファ４に登録され、ステップ１１１の処理では、物
理アドレスバッファ４は、登録された物理アドレス４を
実行アドレス信号１６によりアドレスレジスタ５に設定
する。
【００３１】上記の一連の処理で、従来のアドレス変換
は、ステップ１０３のＮｏの分岐で示すアドレス変換処
理しか行っておらず、２つの入出力制御装置が存在する
システムにおいて、各入出力制御装置で実行したアドレ
ス変換情報を互いに共有して有効活用できなかったが、
Ｙｅｓの分岐の処理をすることで、図２に示すステップ
１０９およびステップ１１０の処理を削減することがで
きる。
は、ステップ１０３のＮｏの分岐で示すアドレス変換処
理しか行っておらず、２つの入出力制御装置が存在する
システムにおいて、各入出力制御装置で実行したアドレ
ス変換情報を互いに共有して有効活用できなかったが、
Ｙｅｓの分岐の処理をすることで、図２に示すステップ
１０９およびステップ１１０の処理を削減することがで
きる。
【００３２】なお、この実施の形態では、２つの入出力
制御装置が存在する場合について説明したが、この発明
は、２つ以上の入出力制御装置が存在する場合について
も適用あるものである。
制御装置が存在する場合について説明したが、この発明
は、２つ以上の入出力制御装置が存在する場合について
も適用あるものである。
【００３３】
【発明の効果】以上説明したように、従来、２つの入出
力制御装置が存在するシステムにおいて各入出力制御装
置のアドレス変換は、図２のフローチャートのステップ
１０３で示すＮｏの分岐の処理しかしておらず、各入出
力制御装置で行ったアドレス変換情報を共有して有効に
活用することができなかったが、この発明では、複数の
アドレス変換情報を各入出力制御装置で登録して共有す
ることにより、実際にはステップ１０３のＹｅｓの分岐
の処理を追加することで、主記憶へのアクセスを含むア
ドレス変換を削減することができ、アドレス変換処理の
性能が向上する。したがって、アドレス変換処理性能が
向上することで入出力処理性能も向上する。
力制御装置が存在するシステムにおいて各入出力制御装
置のアドレス変換は、図２のフローチャートのステップ
１０３で示すＮｏの分岐の処理しかしておらず、各入出
力制御装置で行ったアドレス変換情報を共有して有効に
活用することができなかったが、この発明では、複数の
アドレス変換情報を各入出力制御装置で登録して共有す
ることにより、実際にはステップ１０３のＹｅｓの分岐
の処理を追加することで、主記憶へのアクセスを含むア
ドレス変換を削減することができ、アドレス変換処理の
性能が向上する。したがって、アドレス変換処理性能が
向上することで入出力処理性能も向上する。
【図１】この発明の入出力制御装置のアドレス参照シス
テムの実施の形態を示す構成図である。
テムの実施の形態を示す構成図である。
【図２】この実施の形態の動作を説明するフローチャー
トである。
トである。
【図３】従来の同じ機能を持った２つの入出力制御装置
が存在する場合のシステムの構成図である。
が存在する場合のシステムの構成図である。
１，２ 入出力制御装置 ３，８ アドレス変換回路 ４，９ 物理アドレスバッファ ５，１０ アドレスレジスタ ６，１１ 仮想アドレスバッファ ７，１２ アドレス変換制御回路 １３ チャネル制御部 １４ 入出力バス １５ アドレス転送信号 １６，２１ 実行アドレス信号 １７，２２ 仮想アドレスチェック信号 １８，２３ 仮想アドレス信号 １９，２４ 変換アドレス信号 ２０，２５ 物理アドレス信号 ２６ 主記憶 ２７ システムバス １００〜１１１ 処理ステップ
【手続補正書】
【提出日】平成１１年６月７日（１９９９．６．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】この発明の入出力制御装
置のアドレス参照システムは、全てのアドレス変換情報
を主記憶に保持し、２つの入出力制御装置がそれぞれア
ドレス変換した変換アドレスを入出力制御装置毎に登録
しておき、次にアドレス変換するときに、各入出力制御
装置内のアドレス変換制御回路同士の通信によって互い
に登録している変換アドレスを参照することを特徴とす
る。
置のアドレス参照システムは、全てのアドレス変換情報
を主記憶に保持し、２つの入出力制御装置がそれぞれア
ドレス変換した変換アドレスを入出力制御装置毎に登録
しておき、次にアドレス変換するときに、各入出力制御
装置内のアドレス変換制御回路同士の通信によって互い
に登録している変換アドレスを参照することを特徴とす
る。
Claims (6)
- 【請求項１】２つの入出力制御装置がそれぞれアドレス
変換した変換アドレスを入出力制御装置毎に登録してお
き、次にアドレス変換するときに、各入出力制御装置内
のアドレス変換制御回路同士の通信によって互いに登録
している変換アドレスを参照することを特徴とする入出
力制御装置のアドレス参照システム。 - 【請求項２】複数の入出力制御装置がそれぞれアドレス
変換した変換アドレスを入出力制御装置毎に登録してお
き、次にアドレス変換するときに、各入出力制御装置内
のアドレス変換制御回路同士の通信によって互いに登録
している変換アドレスを参照することを特徴とする入出
力制御装置のアドレス参照システム。 - 【請求項３】前記変換アドレスが物理アドレスであるこ
とを特徴とする請求項１または２に記載のアドレス参照
システム。 - 【請求項４】同機能を持つ２つの入出力制御装置がそれ
ぞれアドレス変換した物理アドレスを入出力制御装置毎
に登録しておき、次にアドレス変換するときに、各入出
力制御装置内のアドレス変換制御回路同士の通信によっ
て互いに登録している物理アドレスを参照することを特
徴とする入出力制御装置のアドレス参照方法。 - 【請求項５】同機能を持つ複数の入出力制御装置がそれ
ぞれアドレス変換した物理アドレスを入出力制御装置毎
に登録しておき、次にアドレス変換するときに、各入出
力制御装置内のアドレス変換制御回路同士の通信によっ
て互いに登録している物理アドレスを参照することを特
徴とする入出力制御装置のアドレス参照方法。 - 【請求項６】入出力バスにより複数の入出力装置とのデ
ータ転送の入出力制御を行う入出力制御装置において、 ファームウェアによって仮想アドレスが設定される仮想
アドレスバッファと、 仮想アドレスバッファから仮想アドレスを受信し、他の
入出力制御装置に仮想アドレスを転送し、他の入出力制
御装置に仮想アドレスに対応する物理アドレスが存在す
れば、他の入出力制御装置から対応する物理アドレスを
受信し、物理アドレスバッファに登録するアドレス変換
制御回路と、 他の入出力制御装置に仮想アドレスに対応する物理アド
レスが存在しないならば、前記仮想アドレスバッファか
ら仮想アドレスを受信し、システムバスを介した主記憶
へのアクセスにより、アドレス変換情報を入手して、ア
ドレス変換処理を実行し、変換した物理アドレスを物理
アドレスバッファに登録するアドレス変換回路と、を備
えることを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10166557A JP2000003328A (ja) | 1998-06-15 | 1998-06-15 | 入出力制御装置のアドレス参照システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10166557A JP2000003328A (ja) | 1998-06-15 | 1998-06-15 | 入出力制御装置のアドレス参照システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003328A true JP2000003328A (ja) | 2000-01-07 |
Family
ID=15833478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10166557A Pending JP2000003328A (ja) | 1998-06-15 | 1998-06-15 | 入出力制御装置のアドレス参照システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000003328A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020060419A (ko) * | 2001-01-11 | 2002-07-18 | 최웅림 | 메모리 접근 방법 |
| JP2013109419A (ja) * | 2011-11-17 | 2013-06-06 | Toshiba Corp | 情報処理装置 |
| US9268706B2 (en) | 2011-08-01 | 2016-02-23 | Kabushiki Kaisha Toshiba | Information processing device including host device and semiconductor memory device having plurality of address conversion information |
-
1998
- 1998-06-15 JP JP10166557A patent/JP2000003328A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020060419A (ko) * | 2001-01-11 | 2002-07-18 | 최웅림 | 메모리 접근 방법 |
| US9268706B2 (en) | 2011-08-01 | 2016-02-23 | Kabushiki Kaisha Toshiba | Information processing device including host device and semiconductor memory device having plurality of address conversion information |
| US9542117B2 (en) | 2011-08-01 | 2017-01-10 | Kabushiki Kaisha Toshiba | Information processing device including host device and semiconductor memory device having a plurality of address conversion information |
| US9870155B2 (en) | 2011-08-01 | 2018-01-16 | Toshiba Memory Corporation | Information processing device including host device and semiconductor memory device having a block rearrangement to secure free blocks |
| US10331356B2 (en) | 2011-08-01 | 2019-06-25 | Toshiba Memory Corporation | Data writing processing into memory of a semiconductor memory device by using a memory of a host device |
| US10949092B2 (en) | 2011-08-01 | 2021-03-16 | Toshiba Memory Corporation | Memory system with block rearrangement to secure a free block based on read valid first and second data |
| US11537291B2 (en) | 2011-08-01 | 2022-12-27 | Kioxia Corporation | Data reading and writing processing from and to a semiconductor memory and a memory of a host device by using first and second interface circuits |
| US11868618B2 (en) | 2011-08-01 | 2024-01-09 | Kioxia Corporation | Data reading and writing processing from and to a semiconductor memory and a memory of a host device by using first and second interface circuits |
| JP2013109419A (ja) * | 2011-11-17 | 2013-06-06 | Toshiba Corp | 情報処理装置 |
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