JP2973227B2 - 排他制御命令実行方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、待ち合わせ時間が短く、システム性能の高
いマイクロプロセッサの排他制御命令実行方法に関す
る。

〔従来の技術〕

従来、複数のプロセッサをバス結合した密結合マルチ
プロセッサシステムにおいて、各プロセッサが互いに通
信するためには、各プロセッサに共有の主記憶装置を介
して通信事項を書き込み、宛先の相手プロセッサがこれ
を読み出すことにより行っていた。しかしながら、共有
メモリでは、このように複数台のプロセッサからアクセ
スされるデ−タを共有して使用するので、各プロセッサ
が独自に自分の処理のみを実行すると、他のプロセッサ
と相互に関係する処理のデ−タは誤ったものになってし
まう。これを防止するためには、プロセッサが共有メモ
リからデ−タを読み出してから、共有メモリにデ−タを
書き込むまで、他のプロセッサからそのデ−タへのアク
セスを禁止するような共有デ−タの排他制御が必要とな
る。

マルチプロセッサ間の排他制御については、例えば、
文献：村岡洋一著、『コンピュ−タア−キテクチャ』コ
ンピュ−タサイエンス大学講座（1981年）、pp.129〜13
2、に記載されている。これによれば、排他制御方法と
して、メモリ内にある共有デ−タにプロセッサがデ−タ
を使用中であることを示すロックバイトを付加してお
き、プロセッサが共有デ−タにアクセスする場合には、
先ず共有デ−タのロックバイトを読み出し、その値が
‘0'であれば共有デ−タのアクセス権を獲得し、ロック
バイトを‘1'にする。一方、ロックバイトの値が‘1'で
あれば、共有デ−タへのアクセス権を獲得できず、プロ
セッサはロックバイトが‘0'になるまで上記排他制御を
繰り返す。また、プロセッサがロックバイトを読み出し
て、その値が‘0'か否かを判断し、‘0'であったときに
は‘1'に書き換えるわけであるが、‘1'を書く前に他の
プロセッサがロックバイトを読み出してしまうと、どち
らのプロセッサもロックが成立したと思ってしまう。そ
こで、他のプロセッサのメモリアクセスを防止する必要
がある。すなわち、複数のプロセッサが同時にロックバ
イトを読み出して、その値が‘0'のときに、同時に共有
デ−タへのアクセス権を獲得することを防止するため
に、ロックバイトの読み出しからロックバイトの‘1'の
書き込みまで、他のプロセッサから共有メモリに対して
メモリアクセスができないような機構がハ−ドウェア的
に設けられている。これは、排他制御命令により使用さ
れる。

一般にサポ−トされている排他制御命令では、ロック
バイトの最上位ビットの‘0'または‘1'を調べる場合が
多い。この中には、バリエ−ションの違いとして、
（イ）調べるロックバイトのビット位置を可変にできる
ものと、（ロ）ロックバイトが‘0'か‘1'かではなく、
あるビットパタ−ンに一致するか否かにより判断するも
のとがある。しかしながら、どの排他制御命令でも、ロ
ックバイトの読み出しからロックバイトの書き込みま
で、他のプロセッサからのメモリアクセスを防止する機
構が必要となる。

第３図は、従来のマイクロプロセッサの排他制御命令
実行システムのブロック図であり、第４図は、第３図に
おける動作フロ−チャ−トである。

第３図において、1,2はマイクロプロセッサ、３は主
記憶装置、４はアドレスレジスタ、５は書き込みレジス
タ、６は読み出しレジスタ、７は記憶部、８はバス、９
はロック信号線である。

このように、従来、排他制御命令をサポ−トしている
マイクロプロセッサ1,2においては、ロックバイトの読
み出し、ロックバイトの書き込みを行うためのアドレス
およびデ−タを入出力する端子81,82と、ロックバイト
の読み出しからロックバイトの書き込みまでの間、他の
プロセッサからのメモリアクセスを防止する必要がある
ことを示すロック信号を出力する端子91,92を備えてい
た。

第４図に示すように、マイクロプロセッサ１が排他制
御命令を解読し（ステップ101）、オペランドアドレス
（ロックバイトのアドレス）を計算すると（ステップ10
2）、バス８を獲得する（ステップ103）。同時に、マイ
クロプロセッサ１は、オペランドアドレスをバス８に送
信するとともに、ロック信号９をオンにする（ステップ
104）。ロック信号９がオンの間、他のマイクロプロセ
ッサはバス８を獲得できないため、他のプロセッサから
のメモリアクセスは防止される。

メモリ３は、バス８からのアドレスをアドレスレジス
タ４にセットし、このアドレスを信号線10を介して記憶
部７に転送し、記憶部７のそのアドレス領域から読み出
したデ−タを信号線11を介して読み出しレジスタ６にセ
ットする（ステップ105）。さらに、バス８を介してマ
イクロプロセッサ１に送る（ステップ106）。

マイクロプロセッサ１は、オペランドに対して排他制
御演算、つまりオペランドが‘0'または‘1'により共有
デ−タへのアクセス権を得たか否かをチェックして（ス
テップ107）、書き込みデ−タ（ロックバイトに‘1'を
書き込むデ−タ）を作成する（ステップ108）。

次に、マイクロプロセッサ１は、バス８を獲得して
（ステップ109）、オペランドアドレスと書き込みデー
タ（‘1'）をバス８に送信するとともに、ロック信号９
をオフにする（ステップ110）。ロック信号をオフにす
ることにより、他のマイクロプロセッサからのメモリア
クセスが可能となる。

メモリ３側では、バス８を介して送られたアドレスを
アドレスレジスタ４、書き込みデ−タを書き込みレジス
タ５にセットし、アドレスを信号線10、書き込みデータ
を信号線11を介して記憶部７に転送し、書き込みを行う
（ステップ111）。

マイクロプロセッサ１は、排他制御演算結果を状態レ
ジスタ（図示省略）にセットすることにより、排他制御
命令の実行を終了する（ステップ112）。そして、次の
命令の実行に移る。

〔発明が解決しようとする課題〕

このように、従来の排他制御命令の実行においては、
ロックバイトの読み出しから書き込みまでバスをロック
することにより、他のマイクロプロセッサからの全ての
メモリアクセスを禁止していたため、共有デ−タへのア
クセス権を複数のマイクロプロセッッサに割り当てるこ
とは防止できた。

しかしながら、ロックバイトの読み出しから書き込み
までバスをロックしてしまうため、その間、他のマイク
ロプロセッサからバスを使用できなくなり、他のマイク
ロプロセッサはバス競合により待ち合わせとなって、プ
ロセッサの性能が低下してしまうという問題があった。

本発明の目的は、このような従来の課題を解決し、他
のマイクロプロセッサがバス競合により待ち合わせとな
る時間を短くして、プロセッサの性能を向上することが
可能な排他制御命令実行方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の排他制御命令実行
方法は、（イ）マイクロプロセッサが排他制御命令を解
読すると、共有メモリ上のオペランドのアドレスおよび
オペランドに対する演算内容を指示する演算指示コ−ド
をマイクロプロセッサのチップ外部に出力し、チップ外
部の任意の場所で演算された結果を入力し、演算結果を
予め決められた規則に従ってマイクロプロセッサの内部
レジスタにセットすることに特徴がある。また、（ロ）
共有メモリは、任意のマイクロプロセッサから出力され
たオペランドのアドレスおよび演算指示コ−ドをバスを
介して受け取り、アドレスで指定されたオペランドを読
み出し、オペランドに対して演算指示コ−ドに従って演
算を実施した後、演算結果をバスを介してマイクロプロ
セッサに送出することにも特徴がある。

〔作用〕

本発明においては、（ｉ）マイクロプロセッサは、排
他制御命令を解読すると、メモリ上のオペランドのアド
レスおよびオペランドに対する演算内容を指示する演算
指示コ−ドをチップ外部（メモリを含む任意の回路）に
出力し、チップ外部で演算された処理結果をマイクロプ
ロセッサに入力し、入力した処理結果を予め決められた
規則に従ってマイクロプロセッサ内部のレジスタに設定
する。すなわち、マイクロプロセッサでは、排他制御演
算をチップ外部で行うので、メモリアクセス回数を２回
から１回に減少することができる。また、（ii）マイク
ロプロセッサに接続されたメモリは、マイクロプロセッ
サから出力されたオペランドのアドレスおよび演算指示
コードを受信すると、そのアドレスで指定されたオペラ
ンドに対して、演算指示コードに従った演算を実施し、
演算結果をマイクロプロセッサに入力する。すなわち、
共有メモリでは、マイクロプロセッサからの１回のアク
セスにより、オペランドの読み出しと、排他制御演算
と、書き込みデータ作成とを連続実行するので、バスの
使用時間を短縮することができ、他のマイクロプロセッ
サの待ち合わせ時間を短縮することができる。

これにより、マイクロプロセッサとメモリ間の通信回
数を減少させることができ、他のマイクロプロセッサか
らバスを使用できない時間、つまり競合で待ち合わせに
なる時間を短縮することができるので、システムの性能
は向上する。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。

第１図は、本発明の一実施例を示す排他制御命令実行
システムのブロック図であり、第２図は、第１図におけ
る排他制御の動作フロ−チャ−トである。

第１図において、1,2はマイクロプロセッサ、３はメ
モリ、４はアドレスレジスタ、５は書き込みレジスタ、
６は読み出しレジスタ、７は記憶部、８は演算指示コ−
ドレジスタ、９は演算結果レジスタ、10は排他制御回
路、11はバス、12は演算指示コ−ドを送る信号線であ
る。

このように、本発明においては、メモリ３に、新たに
演算指示コ−ドレジスタ８、演算結果レジスタ９、排他
制御回路10の３つの回路を追加するとともに、ロック信
号線を除去し、その代りに演算指示コード送信線12を設
けている。

一般に、マイクロプロセッサが実行する命令は、 （ａ）演算するオペランドの所在（内部レジスタ番号、
メモリのアドレスによりその所在を明示する） （ｂ）演算内容 （ｃ）演算した結果の格納先および演算した結果の状態
の格納先（ここで、結果の状態とは、演算結果が零か正
負か等であり、一般にコンディションコ−ドと呼ばれ
る） が決められている。排他制御命令でも同じである。

本発明においても、メモリで演算した結果を、予め決
められた規則（つまり、上記（ｃ）の規則）に従って、
マイクロプロセッサの内部レジスタにセットするように
している。

なお、メモリ内の排他制御回路10、演算指示コ−ドレ
ジスタ８等は、マイクロプロセッサ内に従来より存在し
ている回路と同じ構成であって、簡単に実現することが
できる。

第２図に示すように、マイクロプロセッサ１が排他制
御命令を解読し（ステップ201）、オペランドアドレス
（ロックバイトのアドレス）の計算を行って、演算指示
コ−ドを作成し（ステップ202）、バス11を獲得する
（ステップ203）。そして、オペランドアドレスをバス1
1を介して、また演算指示コ−ドを信号線12を介して、
それぞれメモリ３に送信する（ステップ204）。

メモリ３では、バス11からのアドレスをアドレスレジ
スタ４に、また信号線12からの演算指示コ−ドを演算指
示コ−ドレジスタ８に、それぞれセットする。次に、そ
のアドレスを信号線13を介して記憶部７に転送すること
により、記憶部７からデ−タを読み出し、読み出したデ
−タを信号線14に介して読み出しレジスタ６にセットす
る（ステップ205）。演算指示コ−ドレジスタ８の内容
が信号線18を介して、また読み出しレジスタ６の内容が
信号線15を介して、それぞれ排他制御回路10に与えら
る。排他制御回路10での演算結果が演算結果レジスタ９
に（ステップ206）、また書き込みデータが書き込みレ
ジスタ５に（ステップ207）、それぞれセットされる。
書き込みレジスタ５の内容は信号線14を介して記憶部７
に与えられ、記憶部７に書き込まれる。また、演算結果
レジスタ９の内容は、バス11を介して出力される（ステ
ップ208）。

マイクロプロセッサ１は、演算結果をバス11から入力
し、状態レジスタにセットすることにより排他制御命令
の実行を終了する（ステップ209）。

このように、本実施例においては、排他制御演算をメ
モリ側で実行するため、マイクロプロセッサからのメモ
リアクセスは１回で済む。また、従来の排他制御命令で
は、メモリアクセスが読み出しと書き込みに分かれて２
回で行われていたので、読み出しと書き込みの間、バス
をロックする必要があった。しかし、本発明では、メモ
リアクセスが１回で済むので、バスのロックは不要であ
る。

〔発明の効果〕

以上説明したように、本発明によれば、排他制御命令
の実行における排他制御演算の部分をメモリ側で行うこ
とができるので、マイクロプロセッサのメモリアクセス
回数を２回から１回に減少させることができ、その結
果、他のマイクロプロセッサがバス競合により待ち合わ
せとなる時間が短縮され、プロセッサの性能は向上す
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す排他制御命令実行シス
テムのブロック図、第２図は第１図における排他制御動
作のフロ−チャ−ト、第３図は従来の排他制御命令の実
行システムのブロック図、第４図は第３図における動作
フロ−チャ−トである。 1,2:マイクロプロセッサ、3:メモリ、4:アドレスレジス
タ、5:書き込みレジスタ、6:読み出しレジスタ、7:記憶
部、8:演算指示コ−ドレジスタ、9:演算結果レジスタ、
10:排他制御回路、11:バス、12:演算指示コ−ド信号
線、13,14,15,16,17,18:信号線。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のマイクロプロセッサおよび該マイク
   ロプロセッサに共有のメモリをバス結合し、排他制御命
   令を実行するマルチプロセッサシステムにおいて、マイ
   クロプロセッサは排他制御命令を解読すると、上記共有
   メモリ上のオペランドのアドレスおよび該オペランドに
   対する演算内容を指示する演算指示コ−ドを該マイクロ
   プロセッサのチップ外部に出力し、該チップ外部の任意
   の場所で演算された結果を入力し、該演算結果を予め決
   められた規則に従って該マイクロプロセッサの内部レジ
   スタにセットすることを特徴とする排他制御命令実行方
   法。
2. 【請求項２】請求項１に記載の排他制御命令実行方法に
   おいて、上記共有メモリは、任意のマイクロプロセッサ
   から出力されたオペランドのアドレスおよび演算指示コ
   −ドをバスを介して受け取り、上記アドレスで指定され
   たオペランドを読み出し、該オペランドに対して上記演
   算指示コ−ドに従って演算を実施した後、演算結果を上
   記バスを介して上記マイクロプロセッサに送出すること
   を特徴とする排他制御命令実行方法。