JPH03168860A - 並列プロセッサのバッファ記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はバッフ７記憶を有する複数のプロセッサエレメ
ントから構成される並列プロセッサのバッファ記憶制御
装置に関する。

従来の技術 主記憶と、バッフ７記憶を有する複数のプロセッサから
構成されるマルチプロセッサにおいて、一つのプロセッ
サが主記憶を書き換えたとき、その書き換える前のデー
タが他のプロセッサのバッフ７記憶に保持されている場
合には、他のプロセッサにおいて書き換え前のデータを
含むブロックを無効化することが従来実施されており、
一例として日本国特許第９４３８８６７号に開示された
技術がある。

一方、主記憶と、コントロールプロセッサと、複数のプ
ロセッサエレメントと、複数のプロセッサエレメント間
のデータ転送を行なうネットワークを有し、複数のプロ
セッサエレメントの個々のプロセッサエレメントがロー
カル記憶およびこの口−カル記憶に対するバッフ７記憶
を有する並列プロセッサが知られている。

このような並列プロセッサにおいては、複数のプロセッ
サエレメントで計算を行ない、ネットワークを介して複
数のプロセッサエレメント間で計算結果を相互に送受信
した後、次のステップの計算に処理を進める。

発明が解決しようとする課題 従来のマルチプロセッサにおけるバッフ７記憶制御方式
を並列プロセッサに適用した場合、ネットワークを介し
て受信したデータは、ローカル記憶に書き込まれるとと
もに、バッファ記憶に更新前の内容で保持されているか
どうかが調べられ、保持されているときには、このデー
タを含むブロックが無効化される。このとき、次のステ
ップの計算で上記更新後のデータを使用するときには、
ローカル記憶からバッファ記憶へブロック転送を必ず行
なうことになり、処理能力を低下させる問題がある。

本発明の目的は、上記問題点を解決した並列プロセッサ
のバッファ記憶制御装置を提供することにある。

課題を解決するための手段 上記目的は、プロセッサエレメントの外部から口−カル
記憶にデータを書き込む場合に、バッフ７記憶に書き込
み前のデータが保持されているかどうかを検出する手段
と、保持されている場合にバッフ７記憶を書き換える手
段とを設けることにより達成される。

作用 プロセッサエレメントの外部からローカル記憶にデータ
を書き込む場合に、バッファ記憶に書き込む前のデータ
が保持されているかどうかを検出して、書き込み前のデ
ータが保持されている場合には、ローカル記憶に書き込
まれるデータがバツファ記憶にも同様に書き込まれるこ
とにより、バッファ記憶の内容は最新に保持される。

実施例 以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明の一実施例の概略構成を示す図である。第
１図において、１は主記憶装置、２はコントロールプロ
セッサ、３はプロセッサエレメント（ＰＥ）、４はネッ
トワーク、５，６，７は信号バスである。

コントロールプロセッサ２は、プログラムおよびデータ
を主記憶１から信号バス５を介して読み出し、信号バス
６を介して各プロセッサエレメント３に転送した後、処
理開始を各プロセッサエレメント３に指示する。各プロ
セッサエレメント３は、プログラムに従い処理を実行し
、他のプロセッサエレメント３での計算結果を必要とす
る場合には、信号バス７を介してネットワーク４により
データを相互に送受信し、送受信の完了を検出して、次
の処理に進む。各プロセッサエレメント３の途中の計算
結果または最終の計算結果を並列プロセッサの出力とし
て取り出す場合には、信号バス６を介してコントロール
プロセッサ２に送信する。

第２図は第１図に示したプロセッサエレメント（ＰＥ）
３の内部構成を示す図である。第２図において、１０は
命令処理ユニット、１１はバス制御回路、１２はバッフ
ァ制御回路、１３はバッファ記憶、１４はバッファディ
レクトリ、１５はバッファ登録検出回路、１６は命令制
御回路、１７は命令実行回路、１８はローカル記憶、１
９はデータ送受信ユニット、２０は制御バス、２１はア
ドレスバス、２２はデータパス、２３．２４，２５．２
６．２７．２８は信号線である。

次に上記実施例の動作について説明する。コントロール
プロセッサ２から信号バス６を介して送られるプログラ
ムおよびデータは、データ送受信ユニット１９に人力さ
れた後、各信号バス２０，２１．２２を介してローカル
記憶１８に書き込まれる。次にコントロールプロセッサ
２から処理開始の指示とアドレスが信号バス６を介して
データ送受信ユニット１９に人力された後、制御バス２
０およびアドレスバス２１を介して、命令処理ユニッ｝
１０に送られ、処理開始の指示は、バス制御回路１１か
ら信号線２３を介して、また処理開始アドレスは信号線
２７を介して、命令制御回路１６に伝えられる。命令制
御回路１６では、バッフ７制御回路１２に命令の転送を
指示し、バッフ７ディレクトリ１４に要求した命令のア
ドレスを含むブロックが登録されていない場合には、バ
ス制御回路１１に命令制御回路１６が要求した命令のア
ドレスを含むブロックの転送を指示する。

この後、バス制御回路■１の制御の下で、ローカル記憶
１８からバッファ記憶１３へのブロック転送が実行され
る。バッファ記憶ｌ３から命令を受け取った後、命令制
御回路１６は、命令の解読とオペランドのアドレス計算
を行ない、バッファ制御回路１２にオペランドの転送を
指示する。オペランドのアドレスを含むブロックがバッ
ファディレクトリ１４に登録されていない場合の処理は
、命令の場合と同様である。バッ７ア記憶１３から読み
出されたオペランドは命令実行回路１７に送られ、命令
制御回１｝ｌ６の制御下で命令が実行される。各プロセ
ッサエレメント３の間で相互の計算結果を必要とする場
合、データを送信するときには命令制御回路１６により
信号線２３を介してバス制御回路１１にネットワーク４
へのデータ転送および転送先が指示されるとともに、転
送すべきデータのアドレスが信号線２７を介してアドレ
スバス２１に出力される。データ送受信ユニット１９で
は制御バス２ｏを介してネットワーク４へのデータ転送
および転送先を受け取り、データバス２２を介して転送
すべきデータをローカル記憶ｌ８から読み出し、信号バ
ス７を介してネットワーク４に送出する。

ネットワーク４からプロセッサエレメント３がデータを
受信するときには、データ送受信ユニット１９は、信号
バス７を介して受信指示、アドレスおよびデータを受け
取り、各信号バス２０，２１，２２を介してローカル記
憶１８に受信データを書き込む。このとき、命令処理ユ
ニット１０の内部では、ローカル記憶１８への書き込み
アドレスを含むブロックが、バッファディレクトリ１４
に登録されているかどうかを登録検出回路１５で検出し
、登録されている場合にはバッ．ファ制御回路１２によ
り、データバス２２を介したデータをバッファ記憶１３
にも書き込み、登録されていない場合は何も行なわない
。その後、すべてのプロセッサエレメント３で送受信が
完了したことを検出した後、次のステップの処理に進む
。

発明の効果 以上説明したように、本発明によれば、ネットワークを
介して送受信されるデータは、直ちに計算に使用される
確率が高いので、更新によりローカル記憶にデータが書
き込まれた場合には、バッファ記憶にもそのデータが書
き込まれて直ちに計算処理に使用できるので、並列プロ
セッサの処理能力を向上させることができる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す並列プロセッサの概略
ブロック図、第２図は同並列プロセッサにおけるプロセ
ッサエレメントの内部構成を示す概略ブロック図である
。 １・・・主記憶、２・・・コントロールプロセッサ、３
・・・プロセッサエレメント、４・・・ネットワーク、
５，６．７・・・信号線、１２・・・バッファ制御回路
、１３・・・バッフ７記憶、１４・・・バッファディレ
クトリ、１５・・・バッファ登録検出回路、１８・・・
ローカル記憶。

Claims (1)

【特許請求の範囲】
1. 外部からプロセッサエレメントのローカル記憶にデータ
   を書き込む場合に、前記プロセッサエレメントのバッフ
   ァ記憶に書き込み前のデータが保持されているかどうか
   を検出する手段と、保持されている場合に前記バッファ
   記憶のデータを書き換える手段とを備えた並列プロセッ
   サのバッファ記憶制御装置。