JP3205989B2 - 情報処理システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトル演算処理及びスカラ演算処理を制御
実行する情報処理システムに関するもので、特に主記憶
装置を共用し、キャッシュメモリを持つ並列処理装置に
於けるベクトルデータストア処理中のスカラデータロー
ド処理を効率良く行う為のキャッシュ一致処理制御方式
に関するものである。

〔従来の技術〕

キャッシュメモリ回路を持つスカラ演算処理装置と主
記憶装置に対して複数個のインターフェースを持ち、複
数のベクトル要素データを同時にアクセスすることの出
来る並列ベクトル演算処理装置とを有する情報処理シス
テムにおいて、ベクトル演算処理装置が行なうベクトル
要素の主記憶装置に対するストア動作に対応して、スカ
ラ演算処理装置で持っているキャッシュメモリ回路の内
容を保証する為に、ベクトルストアアドレスをタグ記憶
回路に送り、キャッシュメモリ回路にベクトルストアア
ドレスに対応したデータが登録されているか否かをチェ
ックし、登録されていればタグ記憶回路に登録されてい
る該当アドレスを無効化する無効化回路を持たせる方式
は、従来から知られている。

一般には、この無効化動作は、実際の主記憶装置への
ベクトル要素ストア動作とは独立に行なわれ、且つ無効
化動作の処理効率を向上させる為、複数個の無効化回路
を持たせる方法等も知られている。

然し乍ら、主記憶装置を共用する並列処理装置構成に
おいては、他情報処理装置から主記憶装置に対してベク
トルストア動作が行われると、自情報処理装置が持って
いるキャッシュメモリ回路のデータと主記憶装置とのデ
ータの一致性を保証する為に、他の情報処理装置から主
記憶装置へのベクトルストアアドレスを受けとって自情
報処理装置のキャッシュメモリ回路に該当するアドレス
のデータが登録されているか否かをチェックするキャッ
シュ無効化処理が必要である。

従来、この種の処理は、シーケンシャルに行なってい
る為、他情報処理装置のベクトルストア動作に対するキ
ャッシュ無効化処理が終了するのを持って、自情報処理
装置のキャッシュメモリ回路に対するスカラロード命令
を実行している。

〔発明が解決しようとする課題〕

上述した従来の方式では、自情報処理装置又は他情報
処理装置からのベクトルストア命令の後続のスカラロー
ド命令は、たとえば自処理装置のバッファメモリ回路に
要求しているスカラデータが存在している場合も、バッ
ファメモリ回路のデータ保証が終了する迄実行を中断し
ている為、スカラロード命令の高速化が行えないという
欠点があった。

〔課題を解決するための手段〕

本発明の情報処理システムの１つは、主記憶装置と、
該主記憶装置を共用する複数の情報処理装置からなる情
報処理システムにおいて、 該主記憶装置との間でデータの送受信パスを持ち、該
主記憶装置に記憶されたベクトル要素データをアクセス
するベクトル演算処理手段と、 前記主記憶装置との間でデータの送受信パスを持つス
カラ演算処理手段と、 プログラム命令に従って前記ベクトル演算処理手段ま
たは前記スカラ演算処理手段に対してベクトルデータま
たはスカラデータのロード／ストア動作指令を出す指令
手段と、 前記主記憶装置との間でデータ送受信パスを持ち、該
主記憶装置とのデータの一部の写しを記憶するバッファ
メモリ手段と、 該バッファメモリ手段の格納ブロックデータに対応す
る前記主記憶装置のブロックアドレス情報を該ブロック
アドレス情報の有効／無効を表示するバリッドビットと
共に登録するタグ記憶手段と、 該タグ記憶手段にブロックアドレス情報の新規登録ま
たは登録アドレスの無効化処理を制御するタグ制御手段
と、 前記指令手段からのベクトルデータストア動作指令に
応答し、該ベクトルデータストア動作指令に伴なって発
生される複数のベクトル要素に対する夫々のストアアド
レスが前記タグ記憶手段に登録されているか否かをチェ
ックし、登録されている場合には前記タグ制御手段に登
録アドレスの無効化を指示するタグ無効化指示手段と、 前記ベクトルストア動作指令に対応して、前記主記憶
装置上のストア開始アドレスとストア終了アドレスをア
ドレス領域として出力するベクトルストアアドレス手段
と、 該ベクトルストアアドレス手段の出力を前記複数の情
報処理装置に出力するアドレス領域出力手段と、 前記複数の情報処理装置からのベクトルストアアドレ
ス手段の出力を受信するアドレス領域受信手段と、 前記ベクトルデータストア動作指令に応答して、前記
タグ登録無効化指示手段が動作を完了した後に、前記指
令手段から後続のスカラデータロード動作指令を受けと
ると、該スカラデータロード動作指令に伴なって受けと
られるスカラデータロードアドレスが前記ベクトルスト
アアドレス手段で示されるアドレス領域内に入っている
か否か、または前記アドレス領域受信手段で示される他
情報処理装置からの前記主記憶装置に対するベクトルス
トア動作処理中のアドレス領域内にあるか否かをチェッ
クし、いずれかの領域内にあれば領域内検出信号を出力
する領域検出手段と、 前記指令手段からのスカラデータロード動作指令を処
理中に、前記領域検出手段から前記領域内検出信号が出
力されると、該領域内検出信号に応答して、前記タグ記
憶手段の登録内容を全て無効化処理するとと共に、前記
無効化指示手段の動作をキャンセルする無効化手段とを
有する。

本発明の情報処理システムの他の１つは、主記憶装置
と、該主記憶装置を共用する複数の情報処理装置からな
る情報処理システムにおいて、 該主記憶装置との間でデータの送受信パスを持ち、該
主記憶装置に記憶されたベクトル要素データをアクセス
するベクトル演算処理手段と、 前記主記憶装置との間でデータの送受信パスを持つス
カラ演算処理手段と、 プログラム命令に従って前記ベクトル演算処理手段ま
たはスカラ演算処理手段に対してベクトルデータまたは
スカラデータのロード／ストア動作指令を出す指令手段
と、 前記主記憶装置との間でデータ送受信パスを持ち、該
主記憶装置のデータの一部の写しを記憶するバッファメ
モリ手段と、 該バッファメモリ手段の格納ブロックデータに対応す
る前記主記憶装置のブロックアドレス情報を該ブロック
アドレス情報の有効／無効を表示するバリッドビットと
共に登録するタグ記憶手段と、 該タグ記憶手段にブロックアドレス情報の新規登録ま
たは登録アドレスの無効化処理を制御するタグ制御手段
と、 前記指令手段からのベクトルデータストア動作指令に
応答し、該ベクトルデータストア動作指令に伴なって発
生される複数のベクトル要素データの夫々のデータに対
する前記主記憶装置上のストアアドレスが前記タグ記憶
手段に登録されているか否かをチェックし、登録されて
いる場合には前記タグ制御手段に登録アドレスの無効化
を指示するタグ無効化指示手段と、 前記ベクトルストア動作指令に対応する前記主記憶装
置上のストア開始アドレスとストア終了アドレスをアド
レス領域として出力し、かつ複数のベクトル要素データ
に対して各データをストアする毎に対応して前記アドレ
ス領域の巾を減少させるように動作するベクトルストア
アドレス手段と、 該ベクトルストアアドレス手段の出力を前記複数の情
報処理装置に送出するアドレス領域出力手段と、 前記複数の情報処理装置から夫々送出されるアドレス
領域出力手段の出力を受信する複数のアドレス領域受信
手段と、 前記ベクトルデータストア動作指令に応答して、前記
タグ登録無効化指示手段が動作を完了した後に、前記指
令手段から後続のスカラデータロード動作指令を受けと
ると、該スカラデータロード動作指令に伴なって受けと
られるスカラデータロードアドレスが前記ベクトルスト
アアドレス手段で示されるアドレス領域内にあるか否
か、また前記複数のアドレス領域受信手段で示される他
情報処理装置から送られて来ているアドレス領域内に前
記スカラデータロードアドレスが入っているか否かをチ
ェックし、領域内に入っていれば領域内検出信号を出力
する領域検出手段と、 前記指令手段からのスカラデータロード動作指令を処
理中に、前記領域検出手段からの前記領域内検出信号を
受けると、該領域内検出信号に応答して、前記タグ記憶
手段の登録内容を全て無効化して、前記無効化指示手段
の動作をキャンセルする無効化手段とを有する。

〔実施例〕

次に本発明について図面を参照しながら詳細に説明す
る。

まず、第１図を用いて、本発明の第１の実施例につい
て説明を行う。

本実施例では説明を簡単にする為に、２台の情報処理
装置1,2が１台の主記憶装置５を共用するケースについ
て説明する。

情報処理装置２に於いて、指令回路３からベクトルデ
ータストア指令がパス101を介してベクトル演算処理装
置14及びタグ登録無効化回路11に送られると、ベクトル
演算処理装置14はパス102を介して主記憶装置５に対し
てベクトルストア動作を実行する。ベクトルストアアド
レス領域レジスタ回路７では、パス115を介してタグ登
録無効化回路11から送られてくるベクトルストアの開始
アドレス（Ｂ）及びベクトル要素間距離（Ｄ）及びベク
トルストアの要素数（Ｅ）の情報から、ベクトルストア
開始アドレス（Ｂ）と終了アドレス＝（Ｂ）±（Ｄ）×
（Ｅ）を計算し結果を保持する。ここで、式の±は、ス
トアデータが上アドレス方向か下アドレス方向かを示
す。また、タグ登録無効化回路11では、パス101を介し
て送られてくるベクトルストア情報からベクトルストア
アドレス（Ｂ），（Ｂ±Ｄ），（Ｂ±2D），…（Ｂ±Ｅ
×Ｄ）を作成し、キャッシュ制御回路６にパス117を介
して図示していないがキャッシュ無効化リクエストと共
に送られる。

スカラロード指令を受けとると、領域検出回路12で
は、一緒に送られてくるスカラロードアドレスをベクト
ルストアアドレス領域レジスタ回路７の出力105及び他
情報処理装置１からパス120を介して送られてくる他情
報処理装置のベクトルストア動作に対応したベクトルス
トア領域アドレスを保持する領域アドレス受信回路15の
出力119を比較し、スカラロードアドレスがベクトルス
トアアドレス領域内に入っているか否かが比較され、領
域内に入っていると、領域内検出信号がパス107を介し
て無効化回路19に送られ、該無効化回路19の出力により
タグ登録無効化回路11の処理をキャンセルし、かつタグ
制御回路９を制御し、タグ記憶回路８の全てのタグを無
効化する。

一方、キャッシュ制御回路６では、対応するスカラロ
ード指令が前記動作によりキャッシュミスヒットとな
り、直接主記憶装置５にパス118を介して送出される。
スカラロード指令に対する主記憶装置５からのリプライ
データは、パス111を介してキャッシュメモリ10に登録
され、かつスカラ演算処理回路13にも返される。領域内
検出信号が出なければ、まず、スカラロードアドレスが
タグ記憶回路８に登録されているか否かを調べ、登録さ
れていれば、キャッシュメモリ10から読み出されたスカ
ラデータがパス113を介してスカラ演算処理回路13に送
られる。また、タグ記憶回路８にスカラロードアドレス
が登録されていなければ、パス111を介して主記憶装置
５からスカラロードアドレスデータを含むブロックデー
タがキャッシュメモリ10に登録され、タグ記憶回路８に
もスカラロードアドレスを含むブロックアドレスがタグ
制御回路９の指示により登録され、キャッシュメモリ10
から再びスカラロードデータを読み出し、スカラ演算処
理回路13にロードデータが送られる。

以上の動作が第１の実施例による具体例の説明であ
る。

次に第２図を参照して、タグ記憶回路８及びタグ登録
無効化指示回路11について、さらに詳しく説明する。

指令回路３からベクトルストア指令がパス101を介し
てタグ登録無効化回路11に送出されると、一緒に送られ
るベクトルストアの開始アドレス（Ｂ）及びベクトル要
素間距離（Ｄ）及びベクトルストアの要素数（Ｅ）が、
それぞれ開始アドレス201、ベクトル要素間距離レジス
タ202、要素数レジスタ203にセットされる。

開始アドレスレジスタ201の出力は、切替回路204を介
して加算器入力レジスタ205に送られ、ベクトル要素間
距離レジスタ202の出力は、加算器206に送られる。加算
器206は、加算器入力レジスタ205の出力とベクトル要素
間レジスタ202の出力を加算し、結果は切替回路204とベ
クトルストアアドレスレジスタ207に送られる。

ベクトルストアアドレスレジスタ207の出力は、加算
器206の結果がセットされる毎に、パス117を介してキャ
ッシュ制御回路６にキャッシュ無効化リクエストとして
送られる。タグ検索アドレスレジスタ502に切替回路501
を介してセットされる。

また、ベクトルストアアドレスレジスタ207には、ベ
クトルストアアドレスが要素数（Ｅ）回数だけセットさ
れ、キャッシュ制御回路６に（Ｅ）回ベクトルストアア
ドレスとして転送される。

ここで、切替回路501の切替制御は、本実施例では詳
しく示していないが、スカラロードストアリクエストが
パス505を介してスカラリクエストレジスタ500から送ら
れてくるタイミングと、パス117を介してベクトルスト
アアドレスレジスタ207からキャッシュ無効化リクエス
トが送られてくるタイミングが一致した場合には、スカ
ラロード／ストアリクエストを優先して処理するものと
し、その間タグ登録無効化回路11の処理は中断する必要
があるが、これらの制御は一般的に考えられるリクエス
ト競合制御方式を適用すればよく、本発明とは直接関係
しないので、詳細な説明は省略する。

タグ登録無効化回路11に於いては、ベクトルストアア
ドレスの作成及び転送は、要素数レジスタ203の出力を
減算器209を通して、ベクトルストアアドレス制御回路2
11で零で検出される迄実行される。一方、第１図で説明
した様に、無効化回路19からの制御信号121により減算
結果レジスタがリセットされると、ベクトルストアアド
レス制御回路211で零が検出され、タグ登録無効化回路1
1の動作は強制終了させられる。

タグ検索アドレスレジスタ502にベクトルストアアド
レスがセットされると、該アドレスの下位ブロック内ア
ドレス部がパス110を介してタグメモリ301とタグＶビッ
トメモリ305に送られ、該当するブロックアドレス及び
Ｖビットが読み出され、比較回路401,402AND/NANDゲー
ト403,404に送られる。本実施例では、バッファメモリ
は２コンパートメント（レベル）を考えている。

比較回路401,402では、タグメモリ回路301の出力とタ
グ検索アドレスレジスタ502の上位ブロックアドレス情
報とが比較され、比較結果がAND/NANDゲート403,404で
タグＶビットメモリ回路305の出力とレベル毎に夫々AND
条件がとられる。比較回路401または402で比較一致がと
れ、且つ該当ブロックアドレスの有効性を表示するタグ
Ｖビットメモリ回路305の出力がオン状態であれば、両
レベルの一致信号のORがNANDゲート405でとられ、ヒッ
ト信号がヒット表示フラグ407にセットされ、その時の
ヒットレベルが０レベル系であればレベル０一致フラグ
408がセットされる。

ヒット表示フラグ407がセットされると、タグ検索ア
ドレスレジスタ502の下位ブロック内アドレス情報が無
効化アドレスレジスタ406にセットされ、出力はタグ記
憶回路８に送られる。ヒット表示フラグ407の出力は、A
NDゲート409でキャッシュ制御回路６のキャッシュタイ
ミング制御部503からのタイミング信号506とAND条件を
とり、タグ記憶回路８の中のタグＶビットメモリ305の
Ｖビットを０にセットする為の書込入力は、“0"レベル
信号303の出力が切替回路304で選択される。

一方、無効化回路19からの制御信号121が全タグ無効
化アドレス回路411に入力される。該出力は、切替回路4
12を介してタグＶビットメモリ305に送られ、全タグビ
ットがクリアされる。

以上がタグ記憶回路８のベクトルストアアドレスの無
効化処理方法の説明である。

次に、ベクトルストアアドレス領域レジスタ回路７、
領域検出回路12、及び領域アドレス送、受信回路15,16
について第３図のブロック図を参照して説明する。

情報処理装置２の指令回路３からのベクトルデータス
トア指令が、タグ登録無効化回路11経由でパス115を介
してベクトルストアアドレス領域レジスタ回路７に出さ
れると、一緒に送られるベクトルストアの開始アドレス
（Ｂ）、ベクトル要素間距離（Ｄ）、及びベクトルスト
アの要素数（Ｅ）が、それぞれ開始アドレスレジスタ60
0、ベクトル要素間距離レジスタ601、及び要素数レジス
タ602にセットされる。開始アドレスレジスタ600の出力
は、加算器604とベクトルストア開始アドレスレジスタ6
06に送られる。要素間距離レジスタ601と要素数レジス
タ602の出力は、乗算器603に入力され、Ｄ×Ｅの出力が
加算器604に入力され、加算器604からは、Ｂ＋Ｄ×Ｅの
演算結果がベクトルストア終了アドレスレジスタ605に
セットされる。

これらの２つのレジスタ605,606の内容が有効なの
は、ベクトルストアアドレス制御回路211（第２図）で
ベクトル残要素数が零を検出する迄の間である。即ち、
ベクトルデータストア指令に対するタグ登録無効化処理
実行中の間だけ、ベクトルストア開始アドレジスタ606
とベクトル終了アドレスレジスタ605の内容は有効であ
る。一方、レジスタ605,606の出力は、ベクトルストア
終了アドレス送信レジスタ609とベクトルストア開始ア
ドレス送信レジスタ610に送られるが、この内容は情報
処理装置２からの主記憶装置５に対するベクトルストア
動作が完了する迄、有効な内容を保持している。

同様に、ベクトルストア終了アドレス受信レジスタ60
7及びベクトルストア開始アドレス受信レジスタ608の内
容は、情報処理装置１から主記憶装置５に対するベクト
ルストア動作が完了する迄、有効な値が保持される。

領域アドレス受信回路15とベクトルストア終了アドレ
スレジスタ605、ベクトルストア開始アドレスレジスタ6
06にある値がセットされ、有効な期間中にスカラデータ
ロード指令が指令回路３からキャッシュ制御回路６に出
されると、一緒に転送されてくるスカラデータロードア
ドレス情報がスカラリクエストレジスタ500から領域検
出回路12及びタグ検索アドレスレジスタ502に送られ
る。

領域検出回路12では、減算器702でベクトル終了アド
レスレジスタ605の出力からスカラロードアドレス情報1
16が減算され、結果が正値であれば減算可能（キャリー
アウト）信号706が出され、減算器703では逆にスカラロ
ードアドレス情報116からベクトルストア開始アドレス
レジスタ606の出力を減算し、同様に結果が正値であれ
ば減算可能（キャリーアウト）信号707が出力される。
即ち、信号706と信号707がゲート709で条件がとられれ
ば、スカラロードアドレスがベクトルストア開始アドレ
スとベクトルストア終了アドレスの間に入っている事を
意味する。

このケースでは、スカラデータロードアドレスとベク
トルデータストアアドレスが一致する可能性があり、タ
グ登録無効化処理が終了する前にキャッシュメモリ10か
らスカラデータのロードを実行すると、ベクトルストア
で主記憶装置５の内容が変更されようとしているのにそ
の変更前のキャッシュメモリ10の内容をロードしてしま
う結果となる。

そこで、上記ゲート709で条件がとられれば、無効化
回路19に対して制御信号107を送り、すでに説明した様
に、タグ登録無効化回路11の処理をキャンセル、かつタ
グ登録回路９を制御し、タグ登録回路８の全てのタグを
無効化する。

一方、同様に、減算器700,701を使って、領域アドレ
ス受信回路の内容とスカラロードアドの内容が比較さ
れ、他の情報処理装置１の主記憶装置５に対するベクト
ルストア領域内にスカラロードアドレスが入っているか
どうかが調べられ、両域内に入っていれば、キャッシュ
メモリ10と主記憶装置５の内容の一致性がとれなくなる
可能性があるので、無効化回路19に対して同様に制御信
号107が送出される。

この様に、複数の情報処理装置が共用する主記憶装置
に対して、ベクトルストア実行中に、後続のスカラロー
ド命令を中断することなく処理することが出来る。

第４図を参照すると、本発明の第２の実施例による情
報処理システムは、ベクトルストアアドレス領域回路20
が付加されている点を除いて、第１図に示した第１の実
施例と同様の構成を有する。従って、第１の実施例と同
様の機能を有するものには同一参照符号を付し、それら
の説明については省略する。

スカラロード指令を受けると、領域検出回路12では、
一緒に送られてくるスカラロードアドレスをベクトルス
トアアドレス領域回路20の出力123及び他情報処理装置
１からパス120を介して送られてくる他情報処理装置の
ベクトルストア動作に対応したベクトルストアアドレス
領域アドレスを保持する領域アドレス受信回路15の出力
119を比較して、スカラロードアドレスがベクトルスト
アアドレス領域内に入っているか否かが比較され、領域
内に入っていると、領域内検出信号がパス107を介して
無効化回路19に送られ、該無効化回路19の出力によりタ
グ無効化回路11の処理をキャンセルしかつタグ制御回路
９を制御し、タグ記憶回路８の全てを無効化する。

次に、ベクトルストアアドレス領域レジスタ回路７、
ベクトルストアアドレス領域回路20、領域アドレス受信
回路15及び領域検出回路12について、第５図のブロック
図を参照して説明する。

情報処理装置２の指令回路３からのベクトルデータス
トア指令が、タグ登録無効化回路11経由でパス115を介
してベクトルストアアドレス領域レジスタ回路７に出さ
れると、一緒に送られるベクトルストアの開始アドレス
（Ｂ）、ベクトル要素間距離（Ｄ）、及びベクトルスト
アの要素数（Ｅ）が、それぞれ開始アドレスレジスタ60
0、ベクトル要素間距離レジスタ601、及び要素数レジス
タ602に夫々セットされる。開始アドレスレジスタ600の
出力は、加算器604とベクトルストア開始アドレスレジ
スタ606に送られる。要素間距離レジスタ601と要素数レ
ジスタ602の出力は、乗算器603に入力され、Ｄ×Ｅの出
力が加算器604に入力され、加算器604からはＢ＋Ｄ×Ｅ
の演算結果がベクトルストア終了アドレスレジスタ605
にセットされる。また、レジスタ605,606の出力は、ベ
クトルストアアドレス領域回路20内のベクトルストア終
了アドレスレジスタ801とベクトルストアベースレジス
タ803に送られるが、レジスタ803の内容はタグ登録無効
化回路11の無効化処理とベクトルデータの各要素データ
のストア動作が行われる毎に、ベクトル要素間距離レジ
スタ804の内容と加算器806で加算され、ベクトルストア
ベースアドレスレジスタ811にセットされる。即ち、レ
ジスタ801とレジスタ811で示されるベクトルストアアド
レス領域は、無効化処理とベクトルデータの各要素デー
タストア処理が実施される毎に狭められ、これらの内容
は、情報処理装置２からの主記憶装置５に対するベクト
ルストア動作が完了する迄、有効な値を示す。

一方、ベクトルストア終了アドレス受信レジスタ607
及びベクトルストア開始アドレス受信レジスタ608の内
容も、情報処理装置１から主記憶装置５に対してベクト
ルストア動作が完了する迄有効な値を保持する。

領域アドレス受信回路15と、ベクトルストア終了アド
レスレジスタ801、ベクトルストアベースアドレスレジ
スタ811にある値がセットされ、有効な期間中にスカラ
データロード指令が指令回路３からキャッシュ制御回路
６に出力されると、一緒に転送されてくるスカラデータ
ロードアドレス情報がスカラリクエストレジスタ500か
ら領域検出回路12及びダク検索アドレスレジスタ502に
送られる。ベクトルストアアドレス領域回路20における
要素数レジスタ805の内容は、減算器808でベクトルスト
アアドレスレジスタ811の内容が更新される毎に−１さ
れ、残要素レジスタ809に結果がセットされ、減算制御
回路810で零が検出される迄、実行される。

領域検出回路12では、減算器702でベクトル終了アド
レスレジスタ801の出力からスカラロードアドレス情報1
16が減算され、結果が正値であれば減算可能（キャリー
アウト）信号706が出され、減算器703では逆にスカラロ
ードアドレス情報116からベクトルストアベースアドレ
スレジスタ811の内容を減算し、同様に結果が正値であ
れば減算可能（キャリーアウト）信号707が出力され
る。即ち、信号706と707がゲート709で条件がとれれ
ば、スカラロードアドレスがベクトルストア開始アドレ
スとベクトルストア終了アドレスの間に入っている事を
意味する。

このケースでは。スカラロードアドレスとベクトルデ
ータストアアドレスが一致する可能性があり、タグ登録
無効化処理が終了する前にキャッシュメモリ10からスカ
ラデータのロードを実行すると、ベクトルストアで主記
憶装置５の内容が変更されようとしているのにその変更
前のキャッシュメモリ10の内容をロードしてしまう結果
となる。

そこで、上記ゲート709で条件がとれれば、無効化回
路19に対して制御信号107を送り、すでに説明した様
に、タグ登録無効化回路11の処理をキャンセルし、かつ
タグ制御回路９を制御し、タグ記憶回路８の全てのタグ
を無効化する。

一方、同様に、減算器700,701を使って、領域アドレ
ス受信回路の内容とスカラロードアドレスの内容が比較
され、他の情報処理装置１の主記憶装置５に対するベク
トルストア両域内にスカラロードアドレスが入っている
かどうかが調べられ、領域内に入っていれば、キャッシ
ュメモリ10と主記憶装置５の内容の一致性がとれなくな
る可能性があるので、無効化回路19に対して同様に制御
信号107が送出される。

この様に、複数の情報処理装置が共用する主記憶装置
に対して、ベクトルストア実行中に、後続のスカラロー
ド命令を中断することなく処理することが出来る。

〔発明の効果〕

以上説明したように、本発明は、ベクトル演算命令に
おけるベクトル要素のストア動作は、連続番地へのス
トア動作、一定距離（Ｄ）番地毎へのストア動作、
ランダムな番地へのストア動作に大別されるが、と
のストア動作が殆んどである性質を利用し、とのス
トア動作中はストアアドレスの開始アドレスと終了アド
レスを前もってベクトルストアアドレス領域レジスタに
保持し、主記憶装置を共用する装置間でその内容を参照
することにより、後続のスカラロード命令のロードアド
レスがベクトルストアアドレス領域内に入っていなけれ
ば、ベクトルストア処理の追い越し処理を可能にし、性
能を向上させることができるという効果がある。又、
とのストア動作中はストアアドレスの開始アドレスと
終了アドレスを前もってベクトルストアアドレス領域レ
ジスタに保持し、且つ該レジスタはベクトル要素がスト
アされる毎に、領域を対応してせばめることにより、主
記憶装置を共用する装置間でその内容を参照することに
より、後続のスカラロードの命令のロードアドレスがベ
クトルストアアドレス領域内に入っていなければ、ベク
トルストア処理の追い越し処理を可能にし性能を効率的
に向上させることができるという効果がある。

また、本発明では、スカラロード命令のロードアドレ
スがベクトルストアアドレス領域内に入っていた場合、
キャッシュメモリを全クリアすることにより、制御も簡
単に出来、高速化が行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例による情報処理システム
の構成を示すブロック図、第２図は第１図で示したタグ
登録無効化回路、タグ記憶回路、タグ制御回路、及びキ
ャッシュ制御回路の詳細な構成を示すブロック図、第３
図は第１図で示したベクトルストアアドレス領域レジス
タ回路、領域検出回路、領域アドレス受信回路、領域ア
ドレス送信回路、及びキャッシュ制御回路の詳細な構成
を示すブロック図、第４図は本発明の第２の実施例によ
る情報処理システムの構成を示すブロック図、第５図は
第４図で示したベクトルストアアドレス領域レジスタ回
路、領域検出回路、領域アドレス受信回路、ベクトルス
トアアドレス領域回路、及びキャッシュ制御回路の詳細
な構成を示すブロック図である。 1,2……情報処理装置、３……指令回路、４……ベクト
ル演算処理装置、５……主記憶装置、６……キャッシュ
制御回路、７……ベクトルストアアドレス領域レジスタ
回路、８……タグ記憶回路、９……タグ制御回路、10…
…キャッシュメモリ、11……タグ登録無効化回路、12…
…領域検出回路、13……スカラ演算処理回路、14……ベ
クトル演算処理装置、15……領域アドレス受信回路、16
……領域アドレス送信回路、17……領域アドレス受信回
路、18……領域アドレス送信回路、19……無効化回路、
20……ベクトルストアアドレス領域回路、101〜124……
信号パス、201……開始アドレスレジスタ、202……ベク
トル要素間距離レジスタ、203……要素数レジスタ、204
……切替回路、205……加算器入力レジスタ、206……加
算器、207……ベクトルストアアドレスレジスタ、208…
…切替回路、209……減算器、210……減算結果レジス
タ、211……ベクトルストアアドレス制御回路、212,213
……信号パス、301……タグメモリ回路、302……“1"レ
ベル信号、303……“0"レベル信号、304……切替回路、
305……タグＶビットメモリ回路、401,402……比較回
路、403……AND/NANDゲート、404,405……NANDゲート、
406……無効化アドレスレジスタ、407……ヒット表示フ
ラグ、408……レベル０一致フラグ、409……ANDゲー
ト、410……ANDゲート、411……全タグ無効化アドレス
回路、412……切替回路、500……スカラリクエストレジ
スタ、501……切替回路、502……タグ検索アドレスレジ
スタ、503……キャッシュタイミング制御部、504……切
替回路、505……信号パス、506……タイミング信号、60
0……開始アドレスレジスタ、601……ベクトル要素間距
離レジスタ、602……要素数レジスタ、603……乗算器、
604……加算器、605……ベクトルストア終了アドレスレ
ジスタ、606……ベクトルストア開始アドレスレジス
タ、607……ベクトルストア終了アドレス受信レジス
タ、608……ベクトルストア開始アドレス受信レジス
タ、609……ベクトルストア終了アドレス送信レジス
タ、610……ベクトルストア開始アドレス送信レジス
タ、700〜703……減算器、704〜707……各信号パス、70
8,709……NANDゲート、710……ANDゲート、711……信号
パス、801……ベクトルストア終了アドレスレジスタ、8
02……切替回路、803……ベクトルストアベースレジス
タ、804……ベクトル要素間距離レジスタ、805……要素
数レジスタ、806……加算器、807……切替回路、808…
…減算器、809……残要素レジスタ、810……減算制御回
路、811……ベクトルストアベースアドレスレジスタ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】主記憶装置と、該主記憶装置を共用する複
   数の情報処理装置からなる情報処理システムにおいて、 前記主記憶装置との間で少なくとも一つのデータ送受信
   パスを持ち、該主記憶装置に記憶されたベクトル要素デ
   ータをアクセスする少なくとも一つのベクトル演算処理
   手段と、 前記主記憶装置との間でデータの送受信パスを持つスカ
   ラ演算処理手段と、 プログラム命令に従って前記ベクトル演算処理手段また
   はスカラ演算処理手段に対してベクトルデータまたはス
   カラデータのロード／ストア動作指令を出す指令手段
   と、 前記主記憶装置との間でデータ送受信パスを持ち、該主
   記憶装置のデータの一部の写しを記憶するバッファメモ
   リ手段と、 該バッファメモリ手段の格納ブロックデータに対応する
   前記主記憶装置のブロックアドレス情報を該ブロックア
   ドレス情報の有効／無効を表示するバリッドビットと共
   に登録するタグ記憶手段と、 該タグ記憶手段にブロックアドレス情報の新規登録また
   は登録アドレスの無効化処理を制御するタグ制御手段
   と、 前記指令手段からのベクトルデータストア動作指令に応
   答し、該ベクトルデータストア動作指令に伴なって発生
   される複数のベクトル要素に対する夫々のストアアドレ
   スが前記タグ記憶手段に登録されているか否かをチェッ
   クし、登録されている場合には前記タグ制御手段に登録
   アドレスの無効化を指示するタグ無効化指示手段と、 前記ベクトルストア動作指令に対応して、前記主記憶装
   置上のストア開始アドレスとストア終了アドレスをアド
   レス領域として出力するベクトルストアアドレス手段
   と、 該ベクトルストアアドレス手段の出力を前記複数の情報
   処理装置に出力するアドレス領域出力手段と、 前記複数の情報処理装置からのベクトルストアアドレス
   手段の出力を受信するアドレス領域受信手段と、 前記ベクトルデータストア動作指令に応答して、前記タ
   グ登録無効化指示手段が動作を完了した後に、前記指令
   手段から後続のスカラデータロード動作指令を受けとる
   と、該スカラデータロード動作指令に伴なって受けとら
   れるスカラデータロードアドレスが前記ベクトルストア
   アドレス手段で示されるアドレス領域内に入っているか
   否か、または、前記アドレス領域受信手段で示される他
   情報処理装置からの前記主記憶装置に対するベクトルス
   トア動作処理中のアドレス領域内にあるか否かをチェッ
   クし、いずれかの領域内にあれば領域内検出信号を出力
   する領域検出手段と、 前記指令手段からのスカラデータロード動作指令を処理
   中に、前記領域検出手段から前記領域内検出信号が出力
   されると、該領域内検出信号に応答して、前記タグ記憶
   手段の登録内容を全て無効化処理すると共に、前記無効
   化指示手段の動作をキャンセルする無効化手段とを有す
   ることを特徴とする情報処理システム。
2. 【請求項２】主記憶装置と、該主記憶装置を共用する複
   数の情報処理装置からなる情報処理システムにおいて、 前記主記憶装置との間で少なくとも一つのデータ送受信
   パスを持ち、該主記憶装置に記憶されたベクトル要素デ
   ータをアクセスする少なくとも一つのベクトル演算処理
   手段と、 前記主記憶装置との間でデータの送受信パスを持つスカ
   ラ演算処理手段と、 プログラム命令に従って前記ベクトル演算処理手段また
   はスカラ演算処理手段に対してベクトルデータまたはス
   カラデータのロード／ストア動作指令を出す指令手段
   と、 前記主記憶装置との間でデータ送受信パスを持ち、該主
   記憶装置のデータの一部の写しを記憶するバッファメモ
   リ手段と、 該バッファメモリ手段の格納ブロックデータに対応する
   前記主記憶装置のブロックアドレス情報を該ブロックア
   ドレス情報の有効／無効を表示するバリッドビットと共
   に登録するタグ記憶手段と、 該タグ記憶手段にブロックアドレス情報の新規登録また
   は登録アドレスの無効化処理を制御するタグ制御手段
   と、 前記指令手段からのベクトルデータストア動作指令に応
   答し、該ベクトルデータストア動作指令に伴なって発生
   される複数のベクトル要素データの夫々のデータに対す
   る前記主記憶装置上のストアアドレスが前記タグ記憶手
   段に登録されているか否かをチェックし、登録されてい
   る場合には前記タグ制御手段に登録アドレスの無効化を
   指示するタグ無効化指示手段と、 前記ベクトルストア動作指令に対応する前記主記憶装置
   上のストア開始アドレスとストア終了アドレスをアドレ
   ス領域として出力し、かつ複数のベクトル要素データに
   対して各データをストアする毎に対応して前記アドレス
   領域の巾を減少させるように動作するベクトルストアア
   ドレス手段と、 該ベクトルストアアドレス手段の出力を前記複数の情報
   処理装置に送出するアドレス領域出力手段と、 前記複数の情報処理装置から夫々送出されるアドレス領
   域出力手段の出力を受信するアドレス領域受信手段と、 前記ベクトルデータストア動作指令に応答して、前記タ
   グ登録無効化指示手段が動作を完了した後に、前記指令
   手段から後続のスカラデータロード動作指令を受けとる
   と、該スカラデータロード動作指令に伴なって受けとら
   れるスカラデータロードアドレスが前記ベクトルストア
   アドレス手段で示されるアドレス領域内にあるか否か、
   また前記複数のアドレス領域受信手段で示される他情報
   処理装置から送られて来ているアドレス領域内に前記ス
   カラデータロードアドレスが入っているか否かをチェッ
   クし、領域内に入っていれば領域内検出信号を出力する
   領域検出手段と、 前記指令手段からのスカラデータロード動作指令を処理
   中に、前記領域検出手段から前記領域内検出信号を受け
   ると、該領域内検出信号に応答して、前記タグ記憶手段
   の登録内容を全て無効化して、前記無効化指示手段の動
   作をキャンセルする無効化手段とを有することを特徴と
   する情報処理システム。