JP3085400B2 - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JP3085400B2 JP3085400B2 JP02308901A JP30890190A JP3085400B2 JP 3085400 B2 JP3085400 B2 JP 3085400B2 JP 02308901 A JP02308901 A JP 02308901A JP 30890190 A JP30890190 A JP 30890190A JP 3085400 B2 JP3085400 B2 JP 3085400B2
- Authority
- JP
- Japan
- Prior art keywords
- request
- storage controller
- computer system
- storage
- means indicates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
本発明は、複数の命令プロセッサ、複数の入出力プロ
セッサおよび主記憶装置が接続される記憶制御装置が複
数台存在するシステムにおいて、記憶制御装置間のリク
エスト処理を制御する記憶制御装置に係り、特に該リク
エストを複数個処理する記憶制御装置に関する。
セッサおよび主記憶装置が接続される記憶制御装置が複
数台存在するシステムにおいて、記憶制御装置間のリク
エスト処理を制御する記憶制御装置に係り、特に該リク
エストを複数個処理する記憶制御装置に関する。
近年、マルチプロセッサ技術の発達により、第１図に
示すような命令プロセッサ（IP）を複数台持つ計算機シ
ステムが一般化となっている。このような構成の計算機
システムとして例えば、特開昭60−144855号に示される
ものがある。 IPの台数が多くなるに従って、それらの主記憶装置装
置アクセスを制御する記憶制御装置（SC）が２台以上必
要になる傾向が強い。この場合、複数のSC間でリクエス
トをやりとりするケースが必要となり、特にSC内にスト
アイン方式のキャッシュ記憶を持ち、かつSC0とSC1で同
一アドレスのデータを登録し得る計算機システムにおい
てはSC0とSC1間のリクエストの排他制御が重要な課題と
なる。すなわち、夫々のキャッシュ間でメモリ一致制御
が必要となる。 例えば、SC0が発行したリクエストがある資源（例え
ば同一メモリアドレス）に対する書き込み要求であっ
て、そのアドレスのデータがSC1のキャッシュに登録さ
れているときは、SC1のメモリ一致制御を行う。このよ
うなメモリ一致制御は、そのアドレスのデータがIPによ
り更新されたものである場合はそのデータをキャッシュ
から主記憶に書き戻したり、キャッシュのアドレスアレ
イにおける、そのデータのアドレスを記憶しているエン
トリを無効化することによって行なわれる。 キャッシュにおけるこのような計算機システムにおい
ては、従来は、第２図に示されるような排他制御となっ
ていた。 第２図において、上段３個のタイムチャートがSC0側
の内部信号であり、リクエスト保留とはSC0からSC1に対
してリクエスト発行要求が発生したことを示す信号であ
り、同期信号とはリクエスト保留状態でかつ本信号が立
ったときにSC1からのリクエストがSC0に到着していなけ
れば、SC1に対してリクエスト発行可能となる同期をと
る信号であり、リクエスト発行とは実際にSC0からSC1に
リクエストを発行したことを示す信号である。下段３個
のタイムチャートはSC1側の内部信号であり、内容はSC0
のものと同じである。この方式においてはリクエスト保
留状態になって、相手のSCに何ら競合条件がない場合で
も同期信号がオンとなるまではリクエスト発行ができな
いタイムロスが生じる。本方式の同期信号のオンとなる
同期は、SC0とSC1の間の転送サイクル数が増大したケー
スは、このロスタイムが大きくなり、システム性能に影
響を与えることが予想される。また本方式においては、
SC0とSC1のリクエストが両方のSC内で同一資源を共用し
ない場合でも排他処理となるため、リクエスト処理時間
がオーバラップした場合の優先権が与えられなかったリ
クエストの待ち時間が増大するという問題がある。
示すような命令プロセッサ（IP）を複数台持つ計算機シ
ステムが一般化となっている。このような構成の計算機
システムとして例えば、特開昭60−144855号に示される
ものがある。 IPの台数が多くなるに従って、それらの主記憶装置装
置アクセスを制御する記憶制御装置（SC）が２台以上必
要になる傾向が強い。この場合、複数のSC間でリクエス
トをやりとりするケースが必要となり、特にSC内にスト
アイン方式のキャッシュ記憶を持ち、かつSC0とSC1で同
一アドレスのデータを登録し得る計算機システムにおい
てはSC0とSC1間のリクエストの排他制御が重要な課題と
なる。すなわち、夫々のキャッシュ間でメモリ一致制御
が必要となる。 例えば、SC0が発行したリクエストがある資源（例え
ば同一メモリアドレス）に対する書き込み要求であっ
て、そのアドレスのデータがSC1のキャッシュに登録さ
れているときは、SC1のメモリ一致制御を行う。このよ
うなメモリ一致制御は、そのアドレスのデータがIPによ
り更新されたものである場合はそのデータをキャッシュ
から主記憶に書き戻したり、キャッシュのアドレスアレ
イにおける、そのデータのアドレスを記憶しているエン
トリを無効化することによって行なわれる。 キャッシュにおけるこのような計算機システムにおい
ては、従来は、第２図に示されるような排他制御となっ
ていた。 第２図において、上段３個のタイムチャートがSC0側
の内部信号であり、リクエスト保留とはSC0からSC1に対
してリクエスト発行要求が発生したことを示す信号であ
り、同期信号とはリクエスト保留状態でかつ本信号が立
ったときにSC1からのリクエストがSC0に到着していなけ
れば、SC1に対してリクエスト発行可能となる同期をと
る信号であり、リクエスト発行とは実際にSC0からSC1に
リクエストを発行したことを示す信号である。下段３個
のタイムチャートはSC1側の内部信号であり、内容はSC0
のものと同じである。この方式においてはリクエスト保
留状態になって、相手のSCに何ら競合条件がない場合で
も同期信号がオンとなるまではリクエスト発行ができな
いタイムロスが生じる。本方式の同期信号のオンとなる
同期は、SC0とSC1の間の転送サイクル数が増大したケー
スは、このロスタイムが大きくなり、システム性能に影
響を与えることが予想される。また本方式においては、
SC0とSC1のリクエストが両方のSC内で同一資源を共用し
ない場合でも排他処理となるため、リクエスト処理時間
がオーバラップした場合の優先権が与えられなかったリ
クエストの待ち時間が増大するという問題がある。
本発明は、SC0とSC1間のリクエスト処理において、上
記リクエスト発行までのロスタイムをなくし、SC0とSC1
のリクエストが同一資源を共用しない場合には、両SC発
行のリクエストのオーバラップ処理を可能とすることを
目的とする。
記リクエスト発行までのロスタイムをなくし、SC0とSC1
のリクエストが同一資源を共用しない場合には、両SC発
行のリクエストのオーバラップ処理を可能とすることを
目的とする。
これらの目的を達成するために、複数の命令プロセッ
サ、複数の入出力プロセッサおよび主記憶装置が接続さ
れる記憶制御装置において、自系記憶制御装置がリクエ
ストを発行してから他系リクエストが到着するまでの時
間を計測する手段と、自系記憶制御装置内で自系リクエ
ストと他系リクエストが同時に処理されるときに同一資
源を使用するかどうかを判定する手段を採用した。
サ、複数の入出力プロセッサおよび主記憶装置が接続さ
れる記憶制御装置において、自系記憶制御装置がリクエ
ストを発行してから他系リクエストが到着するまでの時
間を計測する手段と、自系記憶制御装置内で自系リクエ
ストと他系リクエストが同時に処理されるときに同一資
源を使用するかどうかを判定する手段を採用した。
本発明における自系記憶制御装置がリクエストを発行
してから、他系リクエストが到着するまでの時間を計測
する手段は、両方の記憶制御装置で発行されたリクエス
トのどちらかに優先権を与えるかに使用する。自系記憶
制御装置内で自系リクエストと他系リクエストが同時に
処理されるとき同一資源を使用するかどうかを判定する
手段は、両方の記憶制御装置で発行されたリクエストを
オーバラップして処理することが不可能なことを判定す
るのに使用し、オーバラップ処理が不可能と判定された
場合は、前記時間計測手段により、どちらか一方のリク
エストに優先権を与え排他処理するように働く。
してから、他系リクエストが到着するまでの時間を計測
する手段は、両方の記憶制御装置で発行されたリクエス
トのどちらかに優先権を与えるかに使用する。自系記憶
制御装置内で自系リクエストと他系リクエストが同時に
処理されるとき同一資源を使用するかどうかを判定する
手段は、両方の記憶制御装置で発行されたリクエストを
オーバラップして処理することが不可能なことを判定す
るのに使用し、オーバラップ処理が不可能と判定された
場合は、前記時間計測手段により、どちらか一方のリク
エストに優先権を与え排他処理するように働く。
本発明を実施例を示して説明する。 第３図は、記憶制御装置内部の、自系リクエストと他
系リクエストの処理、特に優先権を決定する回路を示し
ている。301は他系SCに対する問い合わせリクエストを
発行する問い合わせリクエスト発生回路、302はリクエ
スト発生回路301により発生した他系SCリクエストを他
系SCに伝達するアドレス線、304は自系SCにおいて他系S
Cにリクエストが発行され処理中であることを示すビジ
ーラッチ、305はビジーラッチ304がオン後カウントを開
始するカウンタ、306は自系SC発行のリクエストアドレ
ス保持ラッチ、307は他系SC発行のリクエストアドレス
保持ラッチ、308は、リクエストアドレス保持ラッチ306
および307の保持アドレスを比較し、一致している場合
はオンとなる比較回路、309は他系SCからのリクエスト
を自系SCで処理中であることを示すビジーラッチであ
る。また、310は他系SCからのリクエストが到着した時
点で比較回路308がオンとなった場合に、カウンタ305の
カウンタ値により、信号線311または312のいずれか一方
に、ビジーラッチ304または309へのリセット信号を送出
する競合条件判定回路である。 313は他系SCに送出したリクエスト処理の対応などを
制御する自系リクエスト処理回路であって、例えば、自
系SC内のキャッシュに対し、アドレスの登録（実際はア
ドレスアレイへの登録）またはデータの登録を行なう。
処理が終了したら、他系SCに対し、XENDを送出する。31
4は他系SCからのリクエストを処理する他系リクエスト
処理回路であって、例えば、他系SCにおいて発生したリ
クエストに対して、自系SC内のキャッシュにそのリクエ
ストに該当するデータが登録されていないかを判定し、
登録されていれば、そのデータに対するメモリ一致化制
御を行なう。処理が終了したら、他系SCに対し、XENDを
送出する。 他系SCに対してリクエストを送出し、ほぼ同時時刻に
他系SCよりリクエストが到着した場合の処理について説
明する。 問い合わせリクエスト発生回路301により発生された
リクエストはただちにリクエスト線302、アドレス線303
を通して他系SCに送られ処理される。自系SCではビジー
ラッチ304を点灯し、他系に対してリクエストを送出し
てからカウンタ305の更新を始める。両SC間の距離（信
号到着サイクル数）を考慮すれば、他系からのリクエス
トが到達したとき、どちらのリクエストが絶対時刻で先
に生成されたかを決定できる。この性質を利用し、同一
資源（ここでは同一アドレス）を使用する場合はカウン
タ305のカウンタ値に基づき判定回路310によりどちらか
一方のビジーラッチ（304または309）をオフとする。す
なわち、絶対時刻で後にリクエストを生成した側に対応
するビジーラッチをオフする。これにより、優先順位が
決定され、両SCリクエストが排他処理される。この場
合、優先権を得たリクエストに関しては、何ら優先順位
決定による処理オーバヘッドは発生しない。判定回路31
0については、もし両SCが全く同一時刻にリクエストを
発生した場合は、例えば、若番SCが常に優先されるよう
SC0とSC1の論理を設定しておく。また競合条件が発生し
ない、すなわち、比較回路308がオンとならない場合
は、ビジーラッチ304および309いずれのラッチにもリセ
ットが発行されないので、両系リクエストをオーバラッ
プして処理可能となり、排他処理により待ち時間が一切
発生しない。 従来の方式では記憶制御装置間のメモリ一致制御リク
エストは、排他的に行なわれるため、実行を開始したリ
クエストがキャンセルされることはなかった。しかし、
本発明の場合、同一資源を使用することがわかった場
合、実行開始したリクエストをキャンセルする場合があ
る。この場合の自系リクエスト処理装置313と他系リク
エスト処理装置314との処理について第４図を用いて説
明する。 第４図において、自系SCリクエスト処理装置はメモリ
一致制御リクエスト発行側のSC内の自系SCリクエスト処
理装置、他系SCリクエスト処理装置はメモリ一致制御リ
クエスト受信側のSCの他系リクエスト処理装置として処
理フローを記述した。 自系SCにおいて、リクエスト発生装置301からメモリ
一致制御リクエストが発生すると（ステップ401,40
2）、他系SCのアドバンス（第３図におけるYEND）を待
つ状態に入り（ステップ403）、アドバンス受信後は、
データ取り込み（ステップ404）およびアドレスアレイ
更新（ステップ405）を行ない処理を終了する。一方、
他系SCでは一致制御リクエストを受け取ると、アドレス
アレイを検索し（ステップ406）、この結果により、ア
ドレスアレイを更新し（ステップ407）、自系SCに対し
てアドバンスを送出する（ステップ408）。 ここにおいて、判定回路310により、リクエストのキ
ャンセルが発生するケースは、第３図の実施例では、自
系SCでは、他系にリクエストを発行してからアドバンス
が付くまでであり、自系SCのメモリおよびアドレスアレ
イを更新していないため問題はない。また、他系SCにお
いても、他系SCの判定回路310により、リクエストのキ
ャンセルが発生するケースは、メモリ一致制御リクエス
トが到着直後であり、他系SCのメモリおよびアドレスア
レイを更新していないため問題はない。 一般的には第４図において、自系SCは、‘自系SCリク
エストキャンセル期間’他系SCは、‘他系SCリクエスト
キャンセル期間’にキャンセルできれば問題はない。
系リクエストの処理、特に優先権を決定する回路を示し
ている。301は他系SCに対する問い合わせリクエストを
発行する問い合わせリクエスト発生回路、302はリクエ
スト発生回路301により発生した他系SCリクエストを他
系SCに伝達するアドレス線、304は自系SCにおいて他系S
Cにリクエストが発行され処理中であることを示すビジ
ーラッチ、305はビジーラッチ304がオン後カウントを開
始するカウンタ、306は自系SC発行のリクエストアドレ
ス保持ラッチ、307は他系SC発行のリクエストアドレス
保持ラッチ、308は、リクエストアドレス保持ラッチ306
および307の保持アドレスを比較し、一致している場合
はオンとなる比較回路、309は他系SCからのリクエスト
を自系SCで処理中であることを示すビジーラッチであ
る。また、310は他系SCからのリクエストが到着した時
点で比較回路308がオンとなった場合に、カウンタ305の
カウンタ値により、信号線311または312のいずれか一方
に、ビジーラッチ304または309へのリセット信号を送出
する競合条件判定回路である。 313は他系SCに送出したリクエスト処理の対応などを
制御する自系リクエスト処理回路であって、例えば、自
系SC内のキャッシュに対し、アドレスの登録（実際はア
ドレスアレイへの登録）またはデータの登録を行なう。
処理が終了したら、他系SCに対し、XENDを送出する。31
4は他系SCからのリクエストを処理する他系リクエスト
処理回路であって、例えば、他系SCにおいて発生したリ
クエストに対して、自系SC内のキャッシュにそのリクエ
ストに該当するデータが登録されていないかを判定し、
登録されていれば、そのデータに対するメモリ一致化制
御を行なう。処理が終了したら、他系SCに対し、XENDを
送出する。 他系SCに対してリクエストを送出し、ほぼ同時時刻に
他系SCよりリクエストが到着した場合の処理について説
明する。 問い合わせリクエスト発生回路301により発生された
リクエストはただちにリクエスト線302、アドレス線303
を通して他系SCに送られ処理される。自系SCではビジー
ラッチ304を点灯し、他系に対してリクエストを送出し
てからカウンタ305の更新を始める。両SC間の距離（信
号到着サイクル数）を考慮すれば、他系からのリクエス
トが到達したとき、どちらのリクエストが絶対時刻で先
に生成されたかを決定できる。この性質を利用し、同一
資源（ここでは同一アドレス）を使用する場合はカウン
タ305のカウンタ値に基づき判定回路310によりどちらか
一方のビジーラッチ（304または309）をオフとする。す
なわち、絶対時刻で後にリクエストを生成した側に対応
するビジーラッチをオフする。これにより、優先順位が
決定され、両SCリクエストが排他処理される。この場
合、優先権を得たリクエストに関しては、何ら優先順位
決定による処理オーバヘッドは発生しない。判定回路31
0については、もし両SCが全く同一時刻にリクエストを
発生した場合は、例えば、若番SCが常に優先されるよう
SC0とSC1の論理を設定しておく。また競合条件が発生し
ない、すなわち、比較回路308がオンとならない場合
は、ビジーラッチ304および309いずれのラッチにもリセ
ットが発行されないので、両系リクエストをオーバラッ
プして処理可能となり、排他処理により待ち時間が一切
発生しない。 従来の方式では記憶制御装置間のメモリ一致制御リク
エストは、排他的に行なわれるため、実行を開始したリ
クエストがキャンセルされることはなかった。しかし、
本発明の場合、同一資源を使用することがわかった場
合、実行開始したリクエストをキャンセルする場合があ
る。この場合の自系リクエスト処理装置313と他系リク
エスト処理装置314との処理について第４図を用いて説
明する。 第４図において、自系SCリクエスト処理装置はメモリ
一致制御リクエスト発行側のSC内の自系SCリクエスト処
理装置、他系SCリクエスト処理装置はメモリ一致制御リ
クエスト受信側のSCの他系リクエスト処理装置として処
理フローを記述した。 自系SCにおいて、リクエスト発生装置301からメモリ
一致制御リクエストが発生すると（ステップ401,40
2）、他系SCのアドバンス（第３図におけるYEND）を待
つ状態に入り（ステップ403）、アドバンス受信後は、
データ取り込み（ステップ404）およびアドレスアレイ
更新（ステップ405）を行ない処理を終了する。一方、
他系SCでは一致制御リクエストを受け取ると、アドレス
アレイを検索し（ステップ406）、この結果により、ア
ドレスアレイを更新し（ステップ407）、自系SCに対し
てアドバンスを送出する（ステップ408）。 ここにおいて、判定回路310により、リクエストのキ
ャンセルが発生するケースは、第３図の実施例では、自
系SCでは、他系にリクエストを発行してからアドバンス
が付くまでであり、自系SCのメモリおよびアドレスアレ
イを更新していないため問題はない。また、他系SCにお
いても、他系SCの判定回路310により、リクエストのキ
ャンセルが発生するケースは、メモリ一致制御リクエス
トが到着直後であり、他系SCのメモリおよびアドレスア
レイを更新していないため問題はない。 一般的には第４図において、自系SCは、‘自系SCリク
エストキャンセル期間’他系SCは、‘他系SCリクエスト
キャンセル期間’にキャンセルできれば問題はない。
以上、本発明により、両SCで発行されるリクエストが
互いに競合条件がない場合は排他処理による待ち時間な
しに、処理可能となり、また競合条件が発生した場合に
おいても、優先権を与えられたリクエストに対しては優
先順位決定のオーバヘッドは一切ないため、システム性
能向上に効果がある。
互いに競合条件がない場合は排他処理による待ち時間な
しに、処理可能となり、また競合条件が発生した場合に
おいても、優先権を与えられたリクエストに対しては優
先順位決定のオーバヘッドは一切ないため、システム性
能向上に効果がある。
第１図は本発明を適用する計算機システムの概要を示す
プロック図、第２図は第１図のSC0とSC1の間のリクエス
トの排他制御を行なうための従来技術のタイムチャー
ト、第３図は本発明のSC0とSC1のリクエストの制御ブロ
ック図、第４図は本発明における処理を示す図である。 301……問い合わせリクエスト発生回路 305……カウンタ 308……比較回路 310……判定回路
プロック図、第２図は第１図のSC0とSC1の間のリクエス
トの排他制御を行なうための従来技術のタイムチャー
ト、第３図は本発明のSC0とSC1のリクエストの制御ブロ
ック図、第４図は本発明における処理を示す図である。 301……問い合わせリクエスト発生回路 305……カウンタ 308……比較回路 310……判定回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−189551（ＪＰ，Ａ) 特開 昭61−221863（ＪＰ，Ａ) 特開 昭63−186343（ＪＰ，Ａ) 特開 昭62−107351（ＪＰ，Ａ) 特開 昭62−233861（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 550 - 12/06 G06F 12/08 - 12/12 G06F 15/16 - 15/177
Claims (3)
- 【請求項１】複数の命令プロセッサと、主記憶装置と、
前記複数の命令プロセッサと前記主記憶装置が夫々接続
される記憶制御装置からなる系が複数接続された計算機
システムであって、各系は同一メモリアドレスのデータ
を登録できるキャッシュメモリを備え各系のキャッシュ
メモリ間でメモリ一致制御を行う計算機システムにおい
て、 自系の記憶制御装置が他系の記憶制御装置にリクエスト
を発行してから他系の記憶制御装置が自系の記憶制御装
置に発行したリクエストを受け取るまでの時間を計測す
る計測手段と、 自系の記憶制御装置が他系の記憶制御装置に発行したリ
クエストと他系の記憶制御装置が自系の記憶制御装置に
発行したリクエストが同一メモリアドレスを使用するか
どうかを判定する判定手段と、 前記計測手段により計測した時間が自系と他系記憶制御
装置のリクエスト発生がほぼ同時であることを示す場合
であって、前記判定手段が同一メモリアドレスを使用す
ることを示す場合には、後に発生したリクエストを無効
化する制御手段とを有することを特徴とする計算機シス
テム。 - 【請求項２】請求項１の計算機システムにおいて、前記
制御手段は、前記計測手段により計測した時間が自系と
他系記憶制御装置のリクエスト発生がほぼ同時であるこ
とを示す場合であっても、前記判定手段が異なるメモリ
アドレスを使用することを示す場合には、両方のリクエ
ストの実行を許すことを特徴とする計算機システム。 - 【請求項３】請求項１の計算機システムにおいて、前記
制御手段は、前記計測手段により計測した時間が自系と
他系記憶制御装置のリクエスト発生が同時であることを
示す場合であって、前記判定手段が同一メモリアドレス
を使用することを示す場合には、決められた優先順位に
基づき、一方のリクエストを無効化することを特徴とす
る計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02308901A JP3085400B2 (ja) | 1990-11-16 | 1990-11-16 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02308901A JP3085400B2 (ja) | 1990-11-16 | 1990-11-16 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181452A JPH04181452A (ja) | 1992-06-29 |
| JP3085400B2 true JP3085400B2 (ja) | 2000-09-04 |
Family
ID=17986634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02308901A Expired - Fee Related JP3085400B2 (ja) | 1990-11-16 | 1990-11-16 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085400B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007099614A1 (ja) | 2006-02-28 | 2007-09-07 | Fujitsu Limited | システムコントローラおよびキャッシュ制御方法 |
-
1990
- 1990-11-16 JP JP02308901A patent/JP3085400B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04181452A (ja) | 1992-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5598550A (en) | Cache controller for processing simultaneous cache accesses | |
| US5276828A (en) | Methods of maintaining cache coherence and processor synchronization in a multiprocessor system using send and receive instructions | |
| US4683533A (en) | Storage control system using plural buffer address arrays | |
| US6553442B1 (en) | Bus master for SMP execution of global operations utilizing a single token with implied release | |
| KR20010101193A (ko) | 판독 요청을 원격 처리 노드에 추론적으로 전송하는비정형 메모리 액세스 데이터 처리 시스템 | |
| JP2000227908A (ja) | 共用介入サポ―トを有する不均等メモリ・アクセス（ｎｕｍａ）デ―タ処理システム | |
| GB2287161A (en) | Computer system that maintains system wide cache coherency during deferred communication transactions | |
| JP2001167077A (ja) | ネットワークシステムにおけるデータアクセス方法、ネットワークシステムおよび記録媒体 | |
| JP3205989B2 (ja) | 情報処理システム | |
| US5895484A (en) | Method and system for speculatively accessing cache memory data within a multiprocessor data-processing system using a cache controller | |
| US6516368B1 (en) | Bus master and bus snooper for execution of global operations utilizing a single token for multiple operations with explicit release | |
| US6507880B1 (en) | Bus protocol, bus master and bus snooper for execution of global operations utilizing multiple tokens | |
| US5924118A (en) | Method and system for speculatively sourcing cache memory data prior to upstream cache invalidation within a multiprocessor data-processing system | |
| US6460100B1 (en) | Bus snooper for SMP execution of global operations utilizing a single token with implied release | |
| JP3085400B2 (ja) | 計算機システム | |
| CN113900968B (zh) | 多副本非原子写的存储序同步操作实现方法与实现装置 | |
| JP5321203B2 (ja) | システム制御装置、情報処理システムおよびアクセス処理方法 | |
| KR0163230B1 (ko) | 데이타 프로세싱 시스템 및 입/출력 동작성능 개선방법 | |
| JPH04305746A (ja) | キャッシュメモリ制御装置 | |
| JP3052460B2 (ja) | 協調処理型情報処理装置 | |
| JPH0816475A (ja) | マルチプロセッサシステム | |
| JPH03168860A (ja) | 並列プロセッサのバッファ記憶制御装置 | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| JP3437224B2 (ja) | 遅延無効化方式 | |
| KR19990026157A (ko) | 멀티 프로세서 시스템의 캐시 메모리 제어방법 및 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |