JPH04181452A - 計算機システム - Google Patents
計算機システムInfo
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- JPH04181452A JPH04181452A JP2308901A JP30890190A JPH04181452A JP H04181452 A JPH04181452 A JP H04181452A JP 2308901 A JP2308901 A JP 2308901A JP 30890190 A JP30890190 A JP 30890190A JP H04181452 A JPH04181452 A JP H04181452A
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- 238000005259 measurement Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 208000033748 Device issues Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数の命令プロセッサ、複数の人出カプロセ
ッサおよび主記憶装置が接続される記憶制御装置が複数
台存在するシステムにおいて、記憶制御装置間のリクエ
スト処理を制御する記憶制御装置に係り、特に該リクエ
ストを複数個処理する記憶制御装置に関する。
ッサおよび主記憶装置が接続される記憶制御装置が複数
台存在するシステムにおいて、記憶制御装置間のリクエ
スト処理を制御する記憶制御装置に係り、特に該リクエ
ストを複数個処理する記憶制御装置に関する。
［従来の技術）
近年、マルチプロセッサ技術の発達により、第１図に示
すような命令プロセッサ（ＩＰ）を複数台持つ計算機シ
ステムが一般的となっている。このような構成の計算機
システムとして例えば、特開昭６０−１４４８５５号に
示されるものがある。
すような命令プロセッサ（ＩＰ）を複数台持つ計算機シ
ステムが一般的となっている。このような構成の計算機
システムとして例えば、特開昭６０−１４４８５５号に
示されるものがある。
ＩＰの台数が多くなるに従って、それらの主記憶装置装
置アクセスを制御する記憶制御装置（ＳＣ）が２台以上
必要になる傾向が強い。この場合、複数のＳＣ間でリク
エストをやりとりするケースが必要となり、特にＳＣ内
にストアイン方式のキャッシュ記憶を持ち、かつＳＣＯ
とＳＣＩで同一アトレスのデータを登録し得る計算機シ
ステムにおいては、ＳＣＯとＳＣ１間のリクエストの排
他制御が重要な課題となる。すなわち、夫々のキャッシ
ュ間でメモリ一致制御が必要となる。
置アクセスを制御する記憶制御装置（ＳＣ）が２台以上
必要になる傾向が強い。この場合、複数のＳＣ間でリク
エストをやりとりするケースが必要となり、特にＳＣ内
にストアイン方式のキャッシュ記憶を持ち、かつＳＣＯ
とＳＣＩで同一アトレスのデータを登録し得る計算機シ
ステムにおいては、ＳＣＯとＳＣ１間のリクエストの排
他制御が重要な課題となる。すなわち、夫々のキャッシ
ュ間でメモリ一致制御が必要となる。
例えば、ＳＣＯが発行したリクエストがある資源（例え
ば同一メモリアドレス）に対する書き込み要求であって
、そのアドレスのデータがＳ Ｃ，１のキャッシュに登
録されているときは一５Ｃ１のメモリ一致制御を行う。
ば同一メモリアドレス）に対する書き込み要求であって
、そのアドレスのデータがＳ Ｃ，１のキャッシュに登
録されているときは一５Ｃ１のメモリ一致制御を行う。
このようなメモリ一致制御は、そのアドレスのデータが
ＩＰにより更新されたものである場合はそのデータをキ
ャッシュから主記憶に書き戻したり、キャッシュのアド
レスアレ／における。そのデータのアドレスを記憶して
いるエントリを無効化することによって行なわれる。
ＩＰにより更新されたものである場合はそのデータをキ
ャッシュから主記憶に書き戻したり、キャッシュのアド
レスアレ／における。そのデータのアドレスを記憶して
いるエントリを無効化することによって行なわれる。
キャッシュにおけるこのような計算機システムにおいて
は、従来は、第２図に示されるような排他制御となって
いた。
は、従来は、第２図に示されるような排他制御となって
いた。
第２図において、上段３個のタイムチャートがＳＣＯ側
の内部信号であり、リクエスト保留とはＳＣＯからＳＣ
１に対してリクエスト発行要求が発生したことを示す信
号であり、同期信号とはりクニスト保留状態でかつ本信
号が立ったときにＳＣ１からのリクエストがＳＣＯに到
着していなければ、ＳＣＩに対してリクエスト発行可能
となる同期をとる信号であり、リクエスト発行とは実際
にＳＣＯからＳＣＩにリクエストを発行したことを示す
信号である。下段３個のタイムチャー１へはＳＣＩ側の
内部信号であり、内容はＳＣＯのものと同し、である。
の内部信号であり、リクエスト保留とはＳＣＯからＳＣ
１に対してリクエスト発行要求が発生したことを示す信
号であり、同期信号とはりクニスト保留状態でかつ本信
号が立ったときにＳＣ１からのリクエストがＳＣＯに到
着していなければ、ＳＣＩに対してリクエスト発行可能
となる同期をとる信号であり、リクエスト発行とは実際
にＳＣＯからＳＣＩにリクエストを発行したことを示す
信号である。下段３個のタイムチャー１へはＳＣＩ側の
内部信号であり、内容はＳＣＯのものと同し、である。
この方式においてはリクエスト保留状態になって、相手
のＳＣに何ら競合条件がない場合でも同期信号がオンと
なるまではリクエスト発行ができないタイムロスが生し
る。本方式の同期信号のオンとなる同期は、ＳＣＯとＳ
ＣＩの間の転送サイクル数が増大したケースは、このロ
スタイムが大きくなり、システム性能に影響をり。
のＳＣに何ら競合条件がない場合でも同期信号がオンと
なるまではリクエスト発行ができないタイムロスが生し
る。本方式の同期信号のオンとなる同期は、ＳＣＯとＳ
ＣＩの間の転送サイクル数が増大したケースは、このロ
スタイムが大きくなり、システム性能に影響をり。
えることが予想される。また本方式においては、ＳＣＯ
と５ＣＩ−のリクエストが両方のＳＣ内で同一資源を共
用しない場合でも排他処理となるため、リクエスト処理
時間がオーバラップした場合の優先権が与えられなかっ
たリクエストの待ち時間が増大するという問題がある。
と５ＣＩ−のリクエストが両方のＳＣ内で同一資源を共
用しない場合でも排他処理となるため、リクエスト処理
時間がオーバラップした場合の優先権が与えられなかっ
たリクエストの待ち時間が増大するという問題がある。
（発明が解決しようとする課題）
本発明は、ＳＣｏとＳＣ１間のリクエスト処理において
１．」−記リクエスト発行までのロスタイムをなくし、
ＳＣＯとＳＣＩのリクエストが同一資源を共用しない場
合には、両ＳＣ発行のリクエストのオーバラップ処理を
可能とすることを目的とする。
１．」−記リクエスト発行までのロスタイムをなくし、
ＳＣＯとＳＣＩのリクエストが同一資源を共用しない場
合には、両ＳＣ発行のリクエストのオーバラップ処理を
可能とすることを目的とする。
［課題を解決する手段）
これらの目的を達成するために、複数の命令プロセッサ
、複数の入出力プロセッサおよび主記憶装置が接続され
る記憶制御装置において、自系記憶制御装置がリクエス
トを発行してから他系リクエストが到着するまでの時間
を計測する手段と、自系記憶制御装置内で自系リクエス
トと他系リクエストが同時に処理されるときに同一資源
を使用するかどうかを判定する手段を採用した。
、複数の入出力プロセッサおよび主記憶装置が接続され
る記憶制御装置において、自系記憶制御装置がリクエス
トを発行してから他系リクエストが到着するまでの時間
を計測する手段と、自系記憶制御装置内で自系リクエス
トと他系リクエストが同時に処理されるときに同一資源
を使用するかどうかを判定する手段を採用した。
［作用］
本発明における自系記憶制御装置がリクエストを発行し
てから、他系リクエストが到着するまでの時間を計測す
る手段は、両方の記憶制御装置で発行されたリクエスト
のどちらに優先権を法えるかに使用する。自系記憶制御
装置内で自系リクエストと他系リクエストが同時に処理
されるとき同一資源を使用するかどうかを判定する手段
は、両方の記憶制御装置で発行されたリクエストをオー
バラツブして処理することが不可能なことを判定するの
に使用し、オーバラップ処理が不可能と判定された場合
は、前記時間計測手段により、どちらか一方のリクエス
トに優先権を与え排他処理するように働く。
てから、他系リクエストが到着するまでの時間を計測す
る手段は、両方の記憶制御装置で発行されたリクエスト
のどちらに優先権を法えるかに使用する。自系記憶制御
装置内で自系リクエストと他系リクエストが同時に処理
されるとき同一資源を使用するかどうかを判定する手段
は、両方の記憶制御装置で発行されたリクエストをオー
バラツブして処理することが不可能なことを判定するの
に使用し、オーバラップ処理が不可能と判定された場合
は、前記時間計測手段により、どちらか一方のリクエス
トに優先権を与え排他処理するように働く。
【実施例）
本発明を実施例を示して説明する。
第３図は、記憶制御装置内部の、自系リクエストと他系
リクエストの処理、特に優先権を決定する回路を示して
いる。３０１は他系ＳＣに対する問い合わせリクエスト
を発行する問い合わせリクエスト発生回路、３０２はリ
クエスト発生回路３０１により発生した他系ＳＣリクエ
ストを他系ＳＣに伝達するアドレス線、３０４は自系Ｓ
Ｃにおいて他系ＳＣにリクエストが発行され処理中であ
ることを示すビジーラッチ、３０５はビジーラッチ３０
４がオン後カウントを開始するカウンタ、３０６は自系
ＳＣ発行のリクエストアドレス保持ラッチ、３０７は他
系ＳＣ発行のリクエストアドレス保持ラッチ、３０８は
、リクエストアドレス保持ラッチ３０６および３０７の
保持アドレスを比較し、一致している場合はオンとなる
比較回路。
リクエストの処理、特に優先権を決定する回路を示して
いる。３０１は他系ＳＣに対する問い合わせリクエスト
を発行する問い合わせリクエスト発生回路、３０２はリ
クエスト発生回路３０１により発生した他系ＳＣリクエ
ストを他系ＳＣに伝達するアドレス線、３０４は自系Ｓ
Ｃにおいて他系ＳＣにリクエストが発行され処理中であ
ることを示すビジーラッチ、３０５はビジーラッチ３０
４がオン後カウントを開始するカウンタ、３０６は自系
ＳＣ発行のリクエストアドレス保持ラッチ、３０７は他
系ＳＣ発行のリクエストアドレス保持ラッチ、３０８は
、リクエストアドレス保持ラッチ３０６および３０７の
保持アドレスを比較し、一致している場合はオンとなる
比較回路。
３０９は他系ＳＣからのリクエストを自系ＳＣで処理中
であることを示すビジーラッチである。また、３１０は
他系ＳＣからのリクエストが到着した時点で比較回路３
０８がオンとなった場合に。
であることを示すビジーラッチである。また、３１０は
他系ＳＣからのリクエストが到着した時点で比較回路３
０８がオンとなった場合に。
カウンタ３０５のカウンタ値により、信号線３１１また
は３１２のいずれか一方に、ビジーラッチ３０４または
３０９へのリセット信号を送出する競合条件判定回路で
ある。
は３１２のいずれか一方に、ビジーラッチ３０４または
３０９へのリセット信号を送出する競合条件判定回路で
ある。
３１３は他系ＳＣに送出したリクエスト処理の応答など
を制御する自系リクエスト処理回路であって、例えば、
自系ＳＣ内のキャッシュに対し。
を制御する自系リクエスト処理回路であって、例えば、
自系ＳＣ内のキャッシュに対し。
アドレスの登録（実際はアドレスアレイへの登録）また
はデータの登録を行なう。処理が終了したら、他系ＳＣ
に対し、ＸＥＮＤを送出する。３１４は他系ＳＣからの
リクエストを処理する他系リクエスト処理回路であって
１例えば、他系ＳＣにおいて発生したリクエストに対し
て、自系ＳＣ内のキャッシュにそのリクエストに該当す
るデータが登録されていないかを判定し、登録さ汎てい
れば、そのデータに対するメモリ一致化制御を行なう。
はデータの登録を行なう。処理が終了したら、他系ＳＣ
に対し、ＸＥＮＤを送出する。３１４は他系ＳＣからの
リクエストを処理する他系リクエスト処理回路であって
１例えば、他系ＳＣにおいて発生したリクエストに対し
て、自系ＳＣ内のキャッシュにそのリクエストに該当す
るデータが登録されていないかを判定し、登録さ汎てい
れば、そのデータに対するメモリ一致化制御を行なう。
処理が終了したら、他系ＳＣに対し、Ｘ、 Ｅ Ｎ Ｄ
を送出する。
を送出する。
他系ＳＣに対してリクエストを送出し、はぼ同時時刻に
他系ＳＣよりリクエストが到着した場合の処理について
説明する。
他系ＳＣよりリクエストが到着した場合の処理について
説明する。
問い合わせリクエスト発生回路３０１により発生された
リクエストはただちにリクエスト線３０２、アドレス線
３０３を通して他系ＳＣに送られ処理される。自系ＳＣ
ではビジーラッチ３０４を点灯し、他系に対してリクエ
ストを送出してからカウンタ３０５の更新を始める。ｌ
ｌｌｉｊＳＣ間の距離（信号到達サイクル数）を考慮す
れば、他系からのりクニストが到達したとき、どちらの
リクエストが絶対時刻で先に生成されたかを決定できる
。
リクエストはただちにリクエスト線３０２、アドレス線
３０３を通して他系ＳＣに送られ処理される。自系ＳＣ
ではビジーラッチ３０４を点灯し、他系に対してリクエ
ストを送出してからカウンタ３０５の更新を始める。ｌ
ｌｌｉｊＳＣ間の距離（信号到達サイクル数）を考慮す
れば、他系からのりクニストが到達したとき、どちらの
リクエストが絶対時刻で先に生成されたかを決定できる
。
この性質を利用し、同一資源（ここでは同一アドレス）
を使用する場合はカウンタ３０５のカウンタ値に基づき
判定回路３１０によりどちらか一方のビジーラッチ（３
０４または３０９）をオフとする。すなわち、絶対時刻
で後にリクエストを生成した側に対応するビジーラッチ
をオフする。これにより、優先順位が決定され、両ＳＣ
リクエストが排他処理される。この場合、優先権を得た
リクエストに関しては、何ら優先順位決定による処理オ
ーバヘットは発生しない。判定回路３１０については、
もし両ＳＣが全く同一時刻にリクエストを発行した場合
は、例えば、若番ＳＣが常に優先されるようＳＣＯとＳ
ＣＩの論理を設定しておく。また競合条件が発生しない
、すなわち、比較回路３０８がオンとな′らない場合は
、ビジーラッチ３０４および３０９いずれのラッチにも
リセットが発行されないので、両系リクエストをオーバ
ラップして処理可能となり、排他処理により待ち時間が
一切発生しない。
を使用する場合はカウンタ３０５のカウンタ値に基づき
判定回路３１０によりどちらか一方のビジーラッチ（３
０４または３０９）をオフとする。すなわち、絶対時刻
で後にリクエストを生成した側に対応するビジーラッチ
をオフする。これにより、優先順位が決定され、両ＳＣ
リクエストが排他処理される。この場合、優先権を得た
リクエストに関しては、何ら優先順位決定による処理オ
ーバヘットは発生しない。判定回路３１０については、
もし両ＳＣが全く同一時刻にリクエストを発行した場合
は、例えば、若番ＳＣが常に優先されるようＳＣＯとＳ
ＣＩの論理を設定しておく。また競合条件が発生しない
、すなわち、比較回路３０８がオンとな′らない場合は
、ビジーラッチ３０４および３０９いずれのラッチにも
リセットが発行されないので、両系リクエストをオーバ
ラップして処理可能となり、排他処理により待ち時間が
一切発生しない。
従来の方式では記憶制御装置間のメモリ一致制御リクエ
ストは、排他的に行なわれるため、実行を開始したリク
エストがキャンセルされることはなかった。しかし、本
発明の場合、同一資源を使用することがわかった場合、
実行開始したりクエストをキャンセルする場合がある。
ストは、排他的に行なわれるため、実行を開始したリク
エストがキャンセルされることはなかった。しかし、本
発明の場合、同一資源を使用することがわかった場合、
実行開始したりクエストをキャンセルする場合がある。
この場合の自系リクエスト処理装置３１３と他系リクエ
スト処理袋Ｎ３１４との処理について第４図を用いて説
明する。
スト処理袋Ｎ３１４との処理について第４図を用いて説
明する。
第４図において、自系ＳＣリクエスト処理装置はメモリ
一致制御リクエスト発行側のＳＣ内の自系ＳＣリクエス
ト処理装置、他系ＳＣリクエスト処理装置はメモリ一致
制御リクエスト受信側のＳＣの他系リクエスト処理装置
として処理フローを記述した。
一致制御リクエスト発行側のＳＣ内の自系ＳＣリクエス
ト処理装置、他系ＳＣリクエスト処理装置はメモリ一致
制御リクエスト受信側のＳＣの他系リクエスト処理装置
として処理フローを記述した。
自系ＳＣにおいて、リクエスト発生袋！！ｆｆ１３０１
からメモリ一致制御リクエストが発生すると（ステップ
４０１，４０２）、他系ＳＣのアドバンス（第３図にお
けるＹＥＮＤ）を待つ状態に入り（ステップ４０３）、
アドバンス受信後は、データ取り込み（ステップ４０４
）およびアドレスアレイ更新（ステップ４０５）を行な
い処理を終了する。一方、他系ＳＣでは一致制御リクエ
ストを受け取ると、アドレスアレイ髪検索しくステップ
４０６）−この結果により、アドレスアレイを更新しく
ステップ＝４０７）、自系ＳＣに対してアドバンスを送
出する（ステップ４０８）。
からメモリ一致制御リクエストが発生すると（ステップ
４０１，４０２）、他系ＳＣのアドバンス（第３図にお
けるＹＥＮＤ）を待つ状態に入り（ステップ４０３）、
アドバンス受信後は、データ取り込み（ステップ４０４
）およびアドレスアレイ更新（ステップ４０５）を行な
い処理を終了する。一方、他系ＳＣでは一致制御リクエ
ストを受け取ると、アドレスアレイ髪検索しくステップ
４０６）−この結果により、アドレスアレイを更新しく
ステップ＝４０７）、自系ＳＣに対してアドバンスを送
出する（ステップ４０８）。
ここにおいて、判定回路３．１０により、リクエストの
キャンセルが発生するケースは、第３図の実施例では、
自系ＳＣでは、他系にリクエストを発行してからアドバ
ンスが付くまでであり、自系ＳＣのメモリおよびアドレ
スアレイを更新していないため問題はない。また、他系
Ｓ（′、においでも、他系ＳＣの判定回路３１０により
、リクエストのキャンセルが発生するケースは、メモリ
一致制御リクエストが到着直後であり、他系ＳＣのメモ
リおよびアドレスアレイを更新していないため問題はな
い。
キャンセルが発生するケースは、第３図の実施例では、
自系ＳＣでは、他系にリクエストを発行してからアドバ
ンスが付くまでであり、自系ＳＣのメモリおよびアドレ
スアレイを更新していないため問題はない。また、他系
Ｓ（′、においでも、他系ＳＣの判定回路３１０により
、リクエストのキャンセルが発生するケースは、メモリ
一致制御リクエストが到着直後であり、他系ＳＣのメモ
リおよびアドレスアレイを更新していないため問題はな
い。
一般的には第４図において、自系ＳＣは、“自系ＳＣリ
クエストキャンセル期間′他系ＳＣは、”他系ＳＣリク
エストキャンセル期間°にキャンセルできれば問題はな
い。
クエストキャンセル期間′他系ＳＣは、”他系ＳＣリク
エストキャンセル期間°にキャンセルできれば問題はな
い。
【発明の効果］
以上、本発明により、両ＳＣで発行されるリクエストが
互いに競合条件がない場合は排他処理による待ち時間な
しに、処理可能となり、また競合条件が発生した場合に
おいても、優先権を午えられたリクエストに対しては優
先順位決定のオーバヘッドは一切ないため、システム性
能向上−に効果がある。
互いに競合条件がない場合は排他処理による待ち時間な
しに、処理可能となり、また競合条件が発生した場合に
おいても、優先権を午えられたリクエストに対しては優
先順位決定のオーバヘッドは一切ないため、システム性
能向上−に効果がある。
第１図は本発明を適用する計算機システムの概要を示す
ブロック図、第２図は第】−図のＳＣＯとＳＣＩの間の
リクエストの排他制御を行なうための従来技術のタイム
チャート、第３図は本発明のＳＣＯとＳＣＩのリクエス
トの制御ブロック図。 第４図は本発明における処理を示す図である。 ３０１・・・・・・・問い合わせリクエスト発生回路３
０５・・・・・・・・・カウンタ ３０８・・・・・・・・比較回路 ３１、０・・・・・・・・・判定回路 篤１回 記２図 ≧ぐ −Ｌ−猷 ペ り〜 り４−？
ブロック図、第２図は第】−図のＳＣＯとＳＣＩの間の
リクエストの排他制御を行なうための従来技術のタイム
チャート、第３図は本発明のＳＣＯとＳＣＩのリクエス
トの制御ブロック図。 第４図は本発明における処理を示す図である。 ３０１・・・・・・・問い合わせリクエスト発生回路３
０５・・・・・・・・・カウンタ ３０８・・・・・・・・比較回路 ３１、０・・・・・・・・・判定回路 篤１回 記２図 ≧ぐ −Ｌ−猷 ペ り〜 り４−？
Claims (3)
- （１）複数の命令プロセッサと、複数の入出力プロセッ
サと、主記憶装置と、各装置が夫々接続される記憶制御
装置からなる系が複数接続された計算機システムにおい
て、 自系の記憶制御装置がリクエストを発行してから他系の
記憶制御装置の発行したリクエストを受け取るまでの時
間を計測する計測手段と、 自系の記憶制御装置で発行したリクエストと他系の記憶
制御装置が発行したリクエストが同一の資源を使用する
かどうかを判定する判定手段と、前記計測手段により計
測した時間が自系と他系記憶制御装置のリクエスト発生
が同時であることを示す場合であって、前記判定手段が
同一資源を使用することを示す場合には、どちらかのリ
クエストを無効化する制御手段とを有することを特徴と
する記憶制御装置。 - （２）請求項１の記憶制御装置において、前記制御手段
は、前記計測手段により計測した時間が自系と他系記憶
制御装置のリクエスト発生が同時であることを示す場合
であっても、前記判定手段が異なる資源を使用すること
を示す場合には、両方のリクエストの実行を許すことを
特徴とする記憶制御装置。 - （３）請求項１の記憶制御装置において、前記制御手段
は、決められた優先順位に基づき、一方のリクエストを
無効化することを特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02308901A JP3085400B2 (ja) | 1990-11-16 | 1990-11-16 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02308901A JP3085400B2 (ja) | 1990-11-16 | 1990-11-16 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04181452A true JPH04181452A (ja) | 1992-06-29 |
| JP3085400B2 JP3085400B2 (ja) | 2000-09-04 |
Family
ID=17986634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02308901A Expired - Fee Related JP3085400B2 (ja) | 1990-11-16 | 1990-11-16 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085400B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099614A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | システムコントローラおよびキャッシュ制御方法 |
-
1990
- 1990-11-16 JP JP02308901A patent/JP3085400B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099614A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | システムコントローラおよびキャッシュ制御方法 |
| US7979644B2 (en) | 2006-02-28 | 2011-07-12 | Fujitsu Limited | System controller and cache control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3085400B2 (ja) | 2000-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |