JPH0353667B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の技術分野〕 本発明はベクトル演算処理及びカラー演算処理
を制御実行する情報処理装置に関するもので、特
にベクトルデータストア処理中のスカラデータロ
ード処理の追越制御方式に関するものである。

〔従来技術〕

バツフアメモリ回路を持つスカラー演算処理装
置と、主記憶装置に対して複数個のインタフエー
スを持ち複数のベクトル要素データを同時にアク
セスすることの出来る並列ベクトル演算処理装置
とを有する情報処理システムにおいて、、ベクト
ル演算処理装置が行なうベクトル要素の主記憶装
置に対するストア動作に対応して、スカラー演算
処理装置で持つているバツフアメモリ回路の内容
を保証する為にベクトルストアアドレスをバツフ
アメモリ回路及びタグ記憶回路に送り、バツフア
メモリにベクトルストアアドレスに対応したデー
タが登録されているか否かチエツクし、登録され
ていればタグ記憶回路に登録されている該当アド
レスを無効化する無効化回路を持たせる方式は従
来から知られている。そして一般にはこの無効化
動作は実の主記憶装置へのベクトル要素ストア動
作とは独立に行なわれ、且つ無効化動作の処理効
率を向上させる為複数個の無効化回路を持たせる
方法等も知られている。

〔本発明が解決しようとする問題点〕

然し乍らベクトルストア命令に対応して無効化
動作の処理効率を向上させるだけではベクトルス
トア命令の後続命令、特にスカラロード命令の高
速化は行なえない。即ちベクトルストア処理中
（ベクトルストア動作及び無効化処理動作中）に
は、後続のスカラロード命令はたとえバツフアメ
モリ回路に要求しているスカラーデータが存在す
る場合もバツフアメモリ回路のデータ保証が終了
する迄実行を中断している為、スカラー命令の高
速化が行なえないという問題点があつた。

したがつて本発明の目的は、ベクトル演算処理
及びスカラー演算処理を制御実行する情報処理装
置において、スカラー演算処理におけるスカラー
命令の実行を高速化し得る情報処理装置を得よう
とするものである。

〔問題点を解決するための手段〕

本発明は、上記の目的を達成するために、ベク
トル演算命令におけるベクトル要素のストア動作
が連続番地へのストア動作、一定距離Ｄ番地
毎へのストア動作、ランダムな番地へのストア
動作に大別されるが、とのストア動作が殆ん
どである性質を利用して、とのストア動作中
はストアアドレスの開始アドレスと終了アドレス
を前もつて計算してベクトルストアアドレス領域
レジスタに保持し、後続のスカラーロード命令の
ロードアドレスがベクトルストアアドレス領域内
に入つていなければベクトルストア処理の追い越
し処理を可能にし、且つ領域内に入つている場合
も処理を中断させないで直接主記憶装置からスカ
ラデータをロード出来るようにしたものである。

すなわち本発明によれば、あとに説明する第１
図の参照数字を援用すると、主記憶装置５と、こ
の主記憶装置との間でデータ送受信パスを持ち該
主記憶装置のデータの一部の写しを記憶するバツ
フアメモリ回路１０と、このバツフアメモリ回路
の格納データに対応する前記主記憶装置のブロツ
クアドレス情報を登録するタグ記憶回路８と、こ
のタグ記憶回路にブロツクアドレス情報の新規登
録または登録アドレスの無効化を制御するタグ制
御回路９と、プログラム命令に従つてベクトルデ
ータまたはスカラーデータのロード、ストア動作
指令を出す指令回路１と、この指令回路からのベ
クトル動作指令に応答し該指令に伴なつて発生さ
れる複数のベクトル要素データに対する夫々のス
トアアドレスが前記タグ記憶回路に登録されてい
るか否かチエツクし、登録されている場合には前
記タグ制御回路に登録アドレスの無効化を指示す
るダグ登録無効化指示回路１１と、、前記ベクト
ルストア動作指令に対応する主記憶上のストア開
始アドレスとストア終了アドレスを領域として出
力するベクトルストアアドレス領域制御回路７
と、前記ベクトルデータストア指令に応答して前
記ダグ登録無効化指示回路が動作を完了する前に
前記指令回路から後続のスカラーデータロード指
令を受けとると、該指令に伴なつて受けとられる
スカラーデータロードアドレスが前記ベクトルス
トア領域レジスタで示されるアドレス領域内にあ
るるか否かをチエツクし、領域内にあれば領域内
検出信号を出力する領域検出回路１２と、、前記
指令回路からのスカラーデータロード指令に応答
して前記領域検出回路から前記領域内検出信号が
出されると、前記スカラデータロード指令を前記
バツフアメモリ回路及び前記タグ記憶回路をバイ
パスして前記主記憶装置に直接送る様制御するキ
ヤツシユ制御回路６とから構成される情報処理装
置が得られる。

〔実施例〕

次に本発明について図面を参照しながら詳細に
説明する。

第１図は本発明の基本的実施例の構成を示す図
である。第１図において、、指令回路１からベク
トルデータストア指令がパス１０１を介してベク
トル演算処理装置２，３，４及びダグ登録無効化
回路１１に転送されると、、ベクトル演算処理装
置２，３，４はパス１０２，１０３，１０４を介
して主記憶装置５に対してベクトルストア動作を
実行する。

ダグ登録無効化回路１１ではパス１０１を介し
て送られてくるベクトルストア情報からベクトル
ストアアドレス(B)、（Ｂ＋Ｄ），（Ｂ＋2D）……
（Ｂ＋Ｅ×Ｄ）を作成し、これらのアドレスをキ
ヤツシユ制御回路６にパス１１７を介して図示し
ていないがキヤツシユ無効化リクエストと共に送
ると共に、ベクトルストアの開始アドレス(B)、ベ
クトル要素間距離(D)及びベクトルストアの要素数
(E)の情報をパス１１５を介してベクトルストアア
ドレス領域制御回路７に送る。

ベクトルストアアドレス領域制御回路７はパス
１１５を介して受けた上記の３つの情報から終了
アドレス｛(B)＋(D)×(E)｝を計算し、開始アドレス
(B)と共に保持する。

又キヤツシユ制御回路６からは、パス１１７を
介して送られた無効化リクエストに応答して、パ
ス１１０を介してタグ記憶回路８及びキヤツシユ
メモリ１０の読出しアドレスが送られる。これに
よりタグ記憶回路８から読み出されたタグアドレ
ス情報（ブロツクアドレス情報）１０８は、キヤ
ツシユ制御回路６自体からパス１０９で送られて
くるベクトルストアアドレスのブロツクアドレス
部がタグ制御回路９で比較され、比較一致がとれ
ると、すなわちベクトルストアアドレスがタグ記
憶回路８に登録されていることを示すと、ベクト
ルストア動作が実行される主記憶装置５に対し
て、ベクトルストア動作が行われないバツフアメ
モリ回路１０の内容を保証する為に、バツフアメ
モリ回路１０に保持されているデータの主記憶装
置５上のブロツクアドレスを登録しているタグ記
憶回路８のブロツクアドレスを無効化するよう、
無効化すべきタグアドレスと無効化指示がパス１
１４を介して転送される。

上記の様なベクトルストア指令に対するダグ登
録無効化処理を実行中に後続のスカラーデータロ
ード指令を指令回路１からパス１０６を介してキ
ヤツシユ制御回路６が受けとると、スカラーロー
ドアドレス情報がパス１１６を介して領域検出回
路１２に、またパス１１０，１０９を介してタグ
記憶回路８、タグ制御回路９、キヤツシユメモリ
回路１０にそれぞれスカラーロード指令信号と共
に送られる。

領域検出回路１２でではスカラーロード指令を
受けとると、一緒に送られて来るスカラーロード
アドレスを先に説明したベクトルストアアドレス
領域制御回路７の出力１０５と比較し、スカラー
ロードアドレスがベクトルストアアドレス領域内
に入つているか否かが比較される。そして領域内
に入つていると領域内検出信号がパス１０７を介
してキヤツシユ制御回路６及びタグ制御回路９に
送られ、キヤツシユ制御回路６およびタグ制御回
路９では対応するスカラーロード指令をキヤツシ
ユミスセツトの扱いとして直接主記憶装置５にパ
ス１１８を介して送出し、また、、スカラーロー
ド指令に対する主記憶装置５からのリプライデー
タは、パス１１１を介してバツフアメモリ１０に
は登録しないで直接スカラー演算回路１３に返さ
れる。一方領域内に入つておらず領域内検出信号
が出なければ、まずスカラ・ロードアドレスがタ
グ記憶回路８に登録されているか否かを調べ、登
録されていればバツフアメモリ回路１０から読み
出されたスカラーデータがパス１１３を介してス
カラー演算回路１３に送られ、登録されていなけ
れば、パス１１１を介して主記憶装置５からスカ
ラーロードアドレスデータを含むブロツクデータ
がバツフアメモリ回路１０に登録され、タグ記憶
回路８にもスカラーロードアドレスを含むブロツ
クアドレスがタグ制御回路９の指示により登録さ
れ、バツフアメモリ回路１０から再びスカラーロ
ードデータを読み出しスカラー演算回路１３にロ
ードデータが送られる。

以上の動作が本発明を利用した基本例の説明で
ある。

次に第２図を使用してキヤツシユ制御回路６、
タグ記憶回路８、タグ制御回路９、及びダグ登録
無効化指示回路１１についてさらに詳しく説明す
る。指示回路１からベクトルストア指令がパス１
０１を介してタグ無効化回路１１に送出される
と、一緒に送られるベクトルストアの開始アドレ
ス(B)、ベクトル要素間距離(D)及びベクトルストア
の要素数(E)がそれぞれ開始アドレスレジスタ２０
１、ベクトル要素間距離レジスタ２０２、要素数
レジスタ２０３にセツトされる。開始アドレスレ
ジスタ２０１の出力は切替回路２０４を介して加
算器入力レジスタ２０５に送られ、ベクトル要素
間距離レジスタ２０２の出力は加算器２０６に送
られる。加算器２０６は加算器入力レジスタ２０
５の出力とベクトル要素間レジスタ２０２の出力
を加算し、、結果は切替回路２０４とベクトルス
トアアドレスレジスタ２０７に送られる。

ベクトルストアレジスタ２０７の出力は加算器
２０６の結果がセツトされる毎にパス１１７を介
してキヤツシユ制御回路６にキヤツシユ無効化リ
クエストとして送られ、タグ検索アドレスレジス
タ５０２に切替回路５０１を介してセツトされ
る。

またベクトルアドレスレジスタ２０７にはベク
トルストアアドレスが要素数(E)回数だけセツトさ
れ、前記キヤツシユ制御回路６に(E)回ベクトルス
トアアドレスとして転送される。ここで、切替回
路５０１の切替制御は、本実施例では詳しく示し
ていないが、スカラーロード／ストアリクエスト
がパス５０５を介してスカラーロード制御回路５
００から送られてくるタイミングと、、パス１１
７を介してベクトルアドレスレジスタ２０７から
キヤツシユ無効化リクエストが送られてくるタイ
ミングが一致した場合には、スカラーロード／ス
トアリクエストを優先して処理するものとする。
なおその間タグ無効化回路１１の処理は止める必
要があるが、これらの制御は一般的に考えられる
リクエスト競合制御方式を適用すれば良く、本発
明とは直接関係しないので詳細の説明は省略す
る。

タグ無効化回路１１に於いては、ベクトルスト
アアドレスの作成及び転送は、要素数レジスタ２
０３の出力をベクトルストアアドレス制御回路２
１１で零が検出される迄実行される。

前記タグ検索アドレスレジスタ５０２にベクト
ルストアアドレスがセツトされると、該アドレス
の下位ブロツク内アドレス部がパス１１０を介し
てタグメモリ３０１とタグＶビツトメモリ３０５
に送られ、該当するブロツクアドレス及びＶビツ
トが読み出され、比較回路４０１，４０２、
ANDゲート４０３，４０４に送られる。本実施
例ではバツフアメモリは２コンパートメント（レ
ベル）を考えている。前記比較回路４０１，４０
２ではタグメモリ３０１の出力とタグ検索アドレ
スレジスタ５０２の上位ブロツクアドレス情報と
が比較され、比較結果がANDゲート４０３，４
０４でタグＶビツトメモリ３０５の出力とレベル
毎に夫々AND条件がとられる。比較回路４０１
または４０２で比較一致がとれ且つ該当ブロツク
アドレスの有効性を表示するタグＶビツトメモリ
３０５の出力が１であれば、レベル０一致プラグ
４０８またはレベル１一致フラグ４０９がセツト
され、両レベルの一致信号のORがNANDゲート
４０５でとられ、ビツト信号がビツト表示フラグ
４０７にセツトされる。

ビツト表示フラグ４０７がセツトされると、前
記タグ検索アドレスレジスタ５０２の下位ブロツ
ク内アドレス情報が無効化アドレスレジスタ４０
６にセツトされ、出力はタグ記憶回路８に転送さ
れる。ビツト表示フラグ４０７の出力は、AND
ゲート４１０でキヤツシユ制御回路６のキヤツシ
ユタイミング制御部５０３からのタイミング信号
５０６とAND条件をとり、タグ記憶回路８の中
のタグＶビツトメモリ３０５に対してANDゲー
ト４１１で示されるレベルのＶビツトを０にセツ
トする様に指示信号として、パス１１４を介して
無効化アドレスレジスタ４０６の出力と共に送ら
れる。ここでタグＶビツトメモリ３０５のＶビツ
トを０にセツトする為の書込入力は“０”レベル
信号３０３の出力が切替回路３０４で選択され
る。

以上がタグ記憶回路８のベクトルストアアドレ
スに対する無効化処理方法の説明である。

次に、第３図の実施例ブロツク図を用いて本特
許の特徴であるベクトルストアアドレス領域制御
回路７及び領域検出回路１２について説明する。
なお図ではキヤツシユ制御回路６は関係ある部分
だけを画いてある。第３図において、指令回路１
からベクトルデータストア指令がダグ登録無効化
回路１１経由でパス１１５を介してベクトルスト
アアドレス領域レジスタ回路７に出されると、一
緒に第２図のダグ登録無効化指示回路１１のレジ
スタ２０１，２０２，２０３から送られるベクト
ルストアの開始アドレス(B)、ベクトル要素間距離
(D)及びベクトルストアの要素数(E)を受け、開始ア
ドレス(B)は加算器６０４とベクトルストア開始ア
ドレスレジスタ６０６に送られ、要素間距離(D)と
要素数レジスタ(E)は乗算器６０３に入力され、Ｄ
×Ｅの出力が加算器６０４に入力され、加算器６
０４からはＢ＋Ｄ×Ｅの演算結果がベクトルスト
ア終了アドレスレジスタ６０５にセツトされる。

上記の２つのレジスタ６０５，６０６の内容が
有効なのは、先にタグ無効化回路１１で説明した
ベクトルストアアドレス制御回路２１１でベクト
ル残要素数が零を検出する迄の間である。即ちベ
クトルデータストア指令に対するダグ登録無効化
処理実行中の間だけ前記ベクトルストア開始アド
レスレジスタ６０６とベクトル終了アドレスレジ
スタ６０５の内容は有効であり、それ以外の期間
は例えばクリアされていてオール０の値がセツト
されていて、無効な内容を持つている。上記レジ
スタ６０５，６０６にある値がセツトされタグ登
録無効化処理を実行中に後続のスカラーデータロ
ード指令が指令回路１からキヤツシユ制御回路６
に出されると、一緒に転送されてくるスカラデー
タロードアドレス情報と共に領域検出回路１２及
びタグ検索アドレスレジスタ５０２へのアクセス
制御信号を発生するスカラロード制御回路５００
が起動され、スカラロードアドレス情報が領域検
出回路１２及びタグ検索アドレスレジスタ５０２
に送られる。

領域検出回路１２では、減算器７００でベクト
ルストア終了アドレス６０５の出力からスカラロ
ードアドレス情報１１６が減算され、結果符号が
正値であれば減算可能（キヤリーアウト）信号７
０３が出される。一方、減算器７０１では逆にス
カラロードアドレス情報１１６からベクトルスト
ア開始アドレスレジスタ６０６の出力を減算し、
同様に結果が正値であれば減算可能（キヤリーア
ウト）信号７０４が出される。即ち、信号７０３
と信号７０４がANDゲーート７０２で条件がと
られれば、スカラーロードアドレスがベクトルス
トア開始アドレスとベクトルストア終了アドレス
の間に入つている事を意味する。

このケースでは、スカラーデータロードアドレ
スとベクトルデータストアアドレスが一致する可
能性があり、ダグ登録無効化処理が終了する前に
バツフアメモリ回路１０からスカラデータのロー
ドを実行すると、ベクトルストアで主記憶装置５
の内容が変更されようとしているのにその変更前
のバツフアメモリ回路の内容をロードしてしまう
結果となる。そこで上記ANDゲート７０２で
AND条件がとられればキヤツシユ制御回路６に
対して、スカラーロードアドレスを切替回路５０
４，パス１１８を介して主記憶装置に直接送り、
タグ記憶回路８、バツフアメモリ回路１０をバイ
パスする様バイパス指示信号７０３を送り出す。
この様にベクトルストア指令に対するダグ登録無
効化処理中に後続のスカラーロード命令を処理を
中断させる事なく、続行することが出来る。

〔発明の効果〕

以上の説明で明らかな様に、本発明の構成を採
用することにより、、ベクトルストア指令動作処
理中に後続のスカラロード指令を実行出来る高性
能の情報処理装置を提供することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す全体的なブロ
ツク図、第２図は第１図の装置の一部の構成を詳
細に示したブロツク図、第３図は第１図の装置の
他の一部の構成を詳細に示したブロツク図であ
る。 記号の説明：１は指令回路、２，３，４はベク
トル演算処理装置、５は主記憶装置、６はキヤツ
シユ制御回路、７はベクトルストアアドレス領域
制御回路、８はタグ記憶回路、９はタグ制御回
路、１０はバツフアメモリ回路、１１はダグ登録
無効化指示回路、１２は領域検出回路、１３はス
カラー演算回路、１４はスカラ演算処理装置、２
０１は開始アドレスレジスタ(B)、２０２はベクト
ル要素間距離レジスタ(D)、２０３は要素数レジス
タ(E)、２１１はベクトルストアアドレス制御回
路、３０１はタグメモリ、３０５はタグＶビツト
メモリ、４０１，４０２は比較回路、４０７，４
０８，４０９はフラグ、５００はスカラロード制
御回路、５０３はキヤツシユタイミング制御部、
６０５はベクトルストア終了アドレスレジスタ、
６０６はベクトルストア開始アドレスレジスタ、
７０３はバイパス指示信号をそれぞれあらわして
いる。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置と、この主記憶装置との間で少な
   くとも１つのデータ送受信パスを持ち、、該主記
   憶装置の複数のベクトル要素データを同時にアク
   セスすることの出来る少なくとも１つのベクトル
   演算処理装置と、前記主記憶装置との間でデータ
   の送受信パスを持つスカラー演算処理装置と、プ
   ログラム命令に従つて前記ベクトル演算処理装置
   またはスカラー演算処理装置に対してベクトルデ
   ータまたはスカラーデータのロード／ストア動作
   指令を出す指令回路とを持つ情報処理システムに
   おいて、前記スカラ演算装置が、前記主記憶装置
   との間でデータ送受信パスを持ち該主記憶装置の
   データの一部の写しを記憶するバツフアメモリ回
   路と、このバツフアメモリ回路の格納データに対
   応する前記主記憶装置のブロツクアドレス情報を
   登録するタグ記憶回路と、このタグ記憶回路にブ
   ロツクアドレス情報の新規登録または登録アドレ
   スの無効化処理を制御するタグ制御回路と、前記
   指令回路からのベクトルデータストア動作指令に
   応答し該指令に伴なつて発生される複数のベクト
   ル要素に対する夫々のストアアドレスが前記タグ
   記憶回路に登録されているか否かをチエツクし、
   登録されている場合には前記タグ制御回路に登録
   アドレスの無効化を指示するタグ登録無効化指示
   回路と、前記ベクトルストア動作指令に対応する
   主記憶上のストア開始アドレスとストア終了アド
   レスを領域として出力するベクトルストアアドレ
   ス領域制御回路と、前記ベクトルデータストア指
   令に応答して前記タグ登録無効化指示回路が動作
   を完了する前に前記指令回路から後続のスカラデ
   ータロード指令を受けとると、該指令に伴なつて
   受けとられるスカラデータロードアドレスが前記
   ベクトルストアアドレス手段で示されるアドレス
   領域内にあるか否かをチエツクし、領域内にあれ
   ば領域内検出信号を出力する領域検出回路と、前
   記指令回路からのスカラデータロード指令に応答
   して前記領域検出回路から前記領域内検出信号が
   出されると、前記スカラデータロード指令を前記
   バツフアメモリ回路及び前記タグ記憶回路をバイ
   パスして前記主記憶装置に直接送る様制御するキ
   ヤツシユ制御回路とから構成されることを特徴と
   する情報処理装置。