JPH04369773A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はベクトル演算処理及びス
カラ演算処理を制御する情報処理装置に関するもので特
にベクトルデータストア処理中のスカラデータロード処
理の追越制御方式に関するものである。

【０００２】

【従来の技術】スカラバッファメモリ回路とベクトルバ
ッファメモリ回路を各々持つスカラ演算処理装置及びベ
クトル演算処理装置と主記憶装置とを有する情報処理シ
ステムにおいてベクトル演算処理装置が行なうベクトル
要素の主記憶装置に対するストア動作に対応してスカラ
演算処理装置で持っているスカラバッファメモリ回路の
内容を保証する為にベクトルストアアドレスをスカラバ
ッファメモリ回路、タグ記憶回路に送りスカラバッファ
メモリにベクトルストアアドレスに対応するデータが登
録されているか否かチェックし登録されていればタグ記
憶回路に登録されている該当アドレスを無効化する無効
化回路を持たせる方式は従来から知られている。一般に
はこの無効化動作は実際の主記憶装置へのベクトル要素
ストア動作とは独立に行なわれ且つ無効化動作の処理効
率を向上させる為、複数個の無効化回路を持たせる方法
等も知られている。

【０００３】

【発明が解決しようとする課題】しかしながらベクトル
ストア命令に対応して無効化動作の処理効率を向上させ
るだけではベクトルストア命令の後続命令、特にスカラ
ロード命令の高速化は行なえない。

【０００４】即ちベクトルストア処理中（ベクトルスト
ア動作及び無効化処理動作中）には後続のスカラロード
命令はたとえスカラバッファメモリ回路に要求している
スカラデータが存在する場合もスカラバッファメモリ回
路のデータ保証が終了する迄実行を中断している為スカ
ラ命令の高速化が行なえないという欠点があった。

【０００５】

【課題を解決するための手段】本発明の情報処理装置は
、主記憶装置と前記主記憶装置との間で少なくとも１つ
のデータ送受信パスを持ちベクトル要素データの送受を
行なうベクトル演算処理装置と前記主記憶装置との間で
データの送受信パスを持ちスカラデータの送受信を行な
うスカラ演算処理装置とプログラム命令に従って前記ベ
クトル演算処理装置またはスカラ演算処理装置に対して
ベクトルデータまたはスカラデータのロード／ストア動
作指令を出す指令回路とを持つ情報処理装置において、
前記べクトル演算処理装置が前記主記憶装置との間でデ
ータ送受信パスを持ち前記主記憶装置のデータの一部の
写しを記憶するベクトルバッファメモリ回路と前記ベク
トルバッファメモリ回路の格納データに対応する前記主
記憶装置のアドレス情報を登録するアドレス記憶回路と
前記アドレス記憶回路にアドレス情報の新規登録または
登録アドレスの無効化処理を制御するアドレス制御回路
とから構成され、前記スカラ演算処理装置が前記主記憶
装置との間でデータ送受信パスを持ち前記主記憶装置の
データの一部の写しを記憶するスカラバッファメモリ回
路と前記スカラバッファメモリ回路の格納データに対応
する前記主記憶装置のブロックアドレス情報を登録する
タグ記憶回路と前記タグ記憶回路にブロックアドレス情
報の新規登録または無効化指示に応じた登録アドレスの
無効化処理を制御するタグ制御回路と前記指令回路から
のベクトルデータストア動作指令に応答し前記ベクトル
データストア動作指令に伴なって発生する複数のベクト
ル要素に対する各々のストアアドレスが前記タグ記憶回
路に登録されているか否かをチェックし登録されている
場合には前記タグ制御回路に登録アドレスの前記無効化
指示を出力するタグ登録無効化指示回路と前記ベクトル
データストア動作指令に対応する主記憶装置上のストア
開始アドレスとストア終了アドレスを領域として出力す
るベクトルストアアドレス算出手段と、前記ベクトルデ
ータストア指令に応答して前記タグ登録無効化指示回路
が前記無効化指示動作を完了する前に前記指令回路から
後続のスカラデータロード指令を受けとると前記スカラ
データロード指令に伴なって受けとられるスカラデータ
ロードアドレスが前記ベクトルストアアドレス算出手段
で示されるアドレス領域内にあるか否かをチェックし領
域内にあれば領域内検出信号を出力する領域検出回路と
前記指令回路からのスカラデータロード指令に応答して
前記領域検出回路から前記領域内検出信号が出されると
前記アドレス記憶回路に前記スカラデータロード指令で
与えられるアドレスが登録されていれば前記ベクトルバ
ッファメモリ回路からスカラデータをロードし前記アド
レス記憶回路に前記スカラデータロード指令に該当する
アドレスが登録されていない場合は前記主記憶装置から
前記スカラデータをロードする様制御するキャッシュ制
御回路とから構成される。

【０００６】

【実施例】次に本発明について図面を参照しながら詳細
に説明する。図１は本発明の一実施例を示すブロック図
である。まず図１を用いて本特許の基本的実施例につい
て説明を行なう。

【０００７】指令回路１からベクトルデータストア指令
がパス１０１を介してベクトル演算処理装置５のベクト
ル制御回路２及びスカラ演算処理装置１４のタグ登録無
効化指示回路１１に転送されるとベクトル制御回路２は
ベクトルアドレス記憶回路３に該当アドレスが登録され
ているか否かチェックし登録されていればベクトルベー
タをベクトルバッファメモリ回路４にストアすると共に
パス１０２，１０３を介して主記憶回路１５に対してベ
クトルストア動作を実行する。ベクトルストアアドレス
領域レジスタ７ではパス１１５を介してタグ登録無効化
回路１１から送られてくるベクトルストアの開始アドレ
ス（Ｂ）及びベクトル要素間距離（Ｄ）及びベクトルス
トアの要素数（Ｅ）の情報からベクトルストア開始アド
レス（Ｂ）と終了アドレス＝（Ｂ）＋（Ｄ）×（Ｅ）を
計算し結果を保持する。

【０００８】また、タグ登録無効化回路１１ではパス１
０１を介して送られてくるベクトルストア情報からベク
トルストアアドレス（Ｂ），（Ｂ＋Ｄ），（Ｂ＋２Ｄ）
，…（Ｂ＋Ｅ×Ｄ）を作成し、キャッシュ制御回路６に
パス１１７を介して図示していないがキャッシュ無効化
リクエストと共に送られる。該無効化リクエストに応答
してキャッシュ制御回路６からはパス１１０を介してタ
グ記憶回路８及びスカラバッファメモリ回路１０に読み
出しアドレスが送られタグ記憶回路８から読み出された
タグアドレス情報（ブロックアドレス情報）１０８とキ
ャッシュ制御回路６からパス１０９で送られてくるベク
トルストアアドレスのブロックアドレス部がタグ制御回
路９で比較され比較一致がとれると、ベクトルストアア
ドレスがタグ記憶回路８に登録されていることを示すの
で、ベクトルストア動作が実行される主記憶装置１５に
対してベクトルストア動作が行われないスカラバッファ
メモリ回路１０の内容を保証する為に、スカラバッファ
メモリ回路１０に保持されているデータの主記憶装置１
５上のブロックアドレスを登録しているタグ記憶回路８
に対して登録されているブロックアドレスを無効化する
よう無効化すべきタグアドレスと無効化指示がパス１１
４を介して転送される。

【０００９】この様なベクトルストア指令に対するタグ
登録無効化処理を実行中に後続のスカラデータロード指
令を指令回路１からパス１０６を介してキャッシュ制御
回路６が受けとるとスカラロードアドレス情報がパス１
１６を介して領域検出回路１２にまたパス１１０，１０
９を介してタグ記憶回路８、タグ制御回路９、スカラバ
ッファメモリ回路１０にそれぞれスカラロード指令信号
と共に送られる。

【００１０】スカラロード指令を受けとると領域検出回
路１２では一緒に送られて来るスカラロードアドレスを
ベクトルストアアドレス領域レジスタ回路７の出力１０
５と比較しスカラロードアドレスがベクトルアドレス領
域内に入っているか否かを比較し領域内に入っていると
領域内検出信号がパス１０７を介してキャッシュ制御回
路６及びタグ制御回路９に送られ、キャッシュ制御回路
６では対応するスカラロード指令をキャッシュミスヒッ
トの扱いとしてまずパス１１８を介してベクトル演算処
理装置５のベクトルアドレス記録回路３及びベクトルバ
ッファメモリ回路４に送出する。ベクトルアドレス記憶
回路３に該当するアドレスが登録されていれば対応する
データをベクトルバッファメモリ回路４から読み出しス
カラデータとしてパス１０４を介してスカラ演算回路１
３に返される。もし該当するアドレスが登録されていな
ければ主記憶装置１５にパス１１８を介してデータの要
求が出されリプライデータはパス１１１を介してスカラ
バッファメモリ回路１０には登録しないでスカラ演算回
路１３に返される。

【００１１】領域内検出信号が出なければまずスカラロ
ードアドレスがタグ記憶回路８に登録されているか否か
を調べ登録されていればスカラバッファメモリ回路１０
から読み出されたスカラデータがパス１１３を介してス
カラ演算回路１３に送られる。またタグ記憶回路８にス
カロードアドレスが登録されていなければパス１１１を
介して主記憶装置１５からスカラロードアドレスデータ
を含むブロックデータがスカラバッファメモリ回路１０
に登録され、タグ記憶回路８にもスカラロードアドレス
を含むブロックアドレスがタグ制御回路９の指示により
登録され、バッファメモリ回路１０から再びスカラロー
ドデータを読み出しスカラ演算回路１３にロードデータ
が送られる。

【００１２】以上の動作が本特許を利用した基本例の説
明である。

【００１３】次に図２、及び図３を使用してタグ記憶回
路８及びタグ登録無効化指示回路１１について説明する
。指令回路１からベクトルストア指令がパス１０１を介
してタグ無効化指示回路１１に送出されると一緒に送ら
れてくるベクトルストアの開始アドレス（Ｂ）及びベク
トル要素間距離（Ｄ）及びベクトルストア要素数（Ｅ）
がそれぞれ開始アドレスレジスタ２０１、ベクトル要素
間距離レジスタ２０２、要素数レジスタ２０３にセット
される。

【００１４】開始アドレスレジスタ２０１の出力は切替
回路２０４を介して加算器入力レジスタ２０５に送られ
、一方ベクトル要素間距離レジスタ２０２の出力は加算
器２０６に送られる。加算器２０６は加算器入力レジス
タ２０５の出力とベクトル要素間距離レジスタ２０２の
出力を加算し結果は切替回路２０４とベクトルストアア
ドレスレジスタ２０７に送られる。ベクトルアドレスレ
ジスタ２０７の出力は加算器２０６の結果がセットされ
る毎にパス１１７を介してキャッシュ制御回路６にキャ
ッシュ無効化リクエストとして送られタグ検索アドレス
レジスタ５０２に切替回路５０１を介してセットされる
。

【００１５】またベクトルアドレスレジスタ２０７には
ベクトルストアアドレス要素数（Ｅ）回数だけセットさ
れ、キャッシュ制御回路６に（Ｅ）回ベクトルストアア
ドレスとして転送される。ここで切替回路５０１の切替
制御は本実施例では詳しく示していないがスカラロード
／ストアリクエストがパス５０５を介してスカラロード
制御回路５００から送られてくるタイミングとパス１１
７を介してベクトルアドレスレジスタ２０７からキャッ
シュ無効化リクエストが送られてくるタイミングが一致
した場合にはスカラロード／ストアリクエストを優先し
て処理するものとしてその間タグ無効化回路１１の処理
は止める必要がるがこれらの制御は一般的に考えられる
リクエスト競合制御方式を適用すれば良く本特許とは直
接関係しないので詳細な説明は省略する。タグ無効化回
路１１に於いてはベクトルアドレスの作成及び転送は要
素数レジスタ２０３の出力をベクトルストアアドレス制
御回路２１１で零が検出される迄実行される。

【００１６】タグ検索アドレスレジスタ５０２にベクト
ルストアアドレスがセットされると該アドレスの下位ブ
ロック内アドレス部がパス１１０を介してタグメモリ３
０１とタグＶビットメモリ３０５に送られ該当するブロ
ックアドレス及びＶビットが読み出され比較回路４０１
，４０２ＡＮＤゲート４０３，４０４に送られる。本実
施例ではバッファメモリは２コンパートメント（レベル
）を考えている。比較回路４０１，４０２ではタグメモ
リ３０１の出力とタグ検索アドレスレジスタ５０２の上
位ブロックアドレス情報とが比較され、比較結果がＡＮ
Ｄゲート４０３，４０４でタグＶビットメモリ３０５の
出力とレベル毎に各々ＡＮＤ条件がとられる。比較回路
４０１または４０２で比較一致がとれ且つ該当ブロック
アドレスの有効性を表示するタグＶビットメモリ３０５
の出力が１であればレベル０一致フラグ４０８またはレ
ベル１一致フラグ４０９がセットされ両レベルの一致信
号のＯＲがＮＡＮＤゲート４０５でとられヒット信号が
ヒット表示フラグ４０７にセットされる。

【００１７】ヒット表示フラグ４０７がセットされると
タグ検索アドレスレジスタ５０２の下位ブロック内アド
レス情報が無効化アドレスレジスタ４０６にセットされ
出力はタグ記憶回路８に転送される。ヒット表示フラグ
４０７の出力はＡＮＤゲート４１０でキャッシュ制御回
路６のキャッシュタイミング制御部５０３からのタイミ
ング信号５０５とＡＮＤ条件をとりタグ記憶回路８の中
のタグＶビットメモリ３０５に対してＡＮＤゲート４１
１で示されるレベルのＶビットを０にセットする様に、
指示信号としてパス１１４を介して無効化アドレスレジ
スタ４０６の出力と共に送られる。ここでタグＶビット
メモリ３０５のＶビットを０にセットする為に“０”レ
ベル信号３０３の出力が切替回路３０４で選択される。

【００１８】以上がタグ記憶回路８のベクトルストアア
ドレスに対する無効化処理方法の説明である。

【００１９】次にベクトルストアアドレス領域レジスタ
回路７及び領域検出回路１２について図４を用いて説明
する。

【００２０】指令回路１からベクトルデータストア指令
がタグ登録無効化回路１１経由でパス１１５を介してベ
クトルストアアドレス領域レジスタ回路７に送られると
一緒に送られるベクトルストアの開始アドレス（Ｂ）及
びベクトル要素間距離（Ｄ）及びベクトルストアの要素
数（Ｅ）がそれぞれ開始アドレスレジスタ６００、ベク
トル要素間距離レジスタ６０１、要素数レジスタ６０２
にセットされる。開始アドレスレジスタ６００の出力は
加算器６０４とベクトルストア開始アドレスレジスタ６
０６に送られる。ベクトル要素間距離レジスタ６０１と
要素数レジスタ６０２の出力は乗算器６０３に入力され
Ｄ×Ｅの出力が加算器６０４に入力され加算器６０４か
らはＢ＋Ｄ×Ｅの演算結果がベクトルストア終了アドレ
スレジスタ６０５にセットされる。

【００２１】これら２つのレジスタ６０５，６０６の内
容が有効なのは前述のベクトルストアアドレス制御回路
２１１でベクトル残要素数が零を検出する迄の間である
。即ちベクトルデータストア指令に対するタグ登録無効
化処理実行中の間だけベクトルストア開始アドレスレジ
スタ６０６とベクトル終了アドレスレジスタ６０５の内
容は有効であり、それ以外の期間は例えばクリアされて
いてａｌｌ０の値がセットされ即ち無効な内容を持って
いる。上記レジスタ６０５，６０６にある値がセットさ
れタグ登録無効化処理を実行中に後続のスカラデータロ
ード指令が指令回路１からキャッシュ制御回路６に出さ
れると一緒に転送されてくるスカラデータロードアドレ
ス情報と共に領域検出回路１２及びタグ検索アドレスレ
ジスタ５０２へのアクセス制御信号を発生するスカラロ
ード制御回路５００が起動されスカラロードアドレス情
報が領域検出回路１２及びタグ検索アドレスレジスタ５
０２に送られる。

【００２２】領域検出回路１２では減算器７００でベク
トル終了アドレス６０５の出力からスカラロードアドレ
ス情報１１６が減算され結果符号が正値であれば減算可
能（キャリーアウト）信号７０３が出される。一方、減
算器７０１では逆にスカラロードアドレス情報１１６か
らベクトルストア開始アドレスレジスタ６０６の出力を
減算し同様に結果が正値であれば減算可能（キャリーア
ウト）信号７０４が出される。

【００２３】即ち信号７０３と信号７０４がＡＮＤゲー
ト７０２で条件がとられればスカラロードアドレスがベ
クトルストア開始アドレスとベクトル終了アドレスの間
に入っている事を意味する。このケースではスカラデー
タロードアドレスとベクトルデータストアアドレス一致
する可能性がありタグ登録無効化処理が終了する前にス
カラバッファメモリ回路１０からスカラデータのロード
を実行するとベクトルストアで主記憶装置５の内容が変
更されようとしているのにその変更前のスカラバッファ
メモリ回路の内容をロードしてしまう結果となる。そこ
で上記ＡＮＤゲート７０２でＡＮＤ条件がとられればキ
ャッシュ制御回路６に対してスカラロードアドレスを切
替回路５０４、パス１１８を介して主記憶装置に直接送
り、タグ記憶回路８、スカラバッファメモリ回路１０を
バイパスする様にパス１０７を介してバイパス指示信号
を送り出す。この様にベクトルストア指令に対するタグ
登録無効化処理中に後続のスカラロード命令を処理を中
断させる事なく続行することが出来る。

【００２４】

【発明の効果】以上の説明で明らかな様に本発明の構成
を採用することによりベクトルストア指令動作処理中に
継続のスカラロード指令を効率よく高性能で処理する情
報処理装置を提供出来る効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す全体的なブロック図で
ある。

【図２】図１で示したタグ登録無効化指示回路の詳細ブ
ロック図である。

【図３】タグ記憶回路、タグ制御回路の詳細ブロック図
である。

【図４】図１で示したベクトルストアアドレス領域レジ
スタ回路と領域検出回路の詳細ブロック図である。

【符号の説明】

１　　　　指令回路 ２　　　　ベクトル制御回路 ３　　　　ベクトルアドレス記憶回路 ４　　　　ベクトルバッファメモリ回路５　　　　ベク
トル演算処理装置 ６　　　　キャッシュ制御回路 ７　　　　ベクトルストアアドレス領域レジスタ回路８
　　　　タグ記憶回路 ９　　　　タグ制御回路 １０　　　　スカラバッファメモリ回路１１　　　　タ
グ登録無効化指示回路 １２　　　　領域検出回路 １３　　　　スカラ演算回路 １４　　　　スカラ演算処理装置 １５　　　　主記憶装置 ２０１　　　　開始アドレスレジスタ ２０２　　　　ベクトル要素間距離レジスタ２０３　　
　　要素数レジスタ ２０４　　　　切替回路 ２０５　　　　加算器入力レジスタ ２０６　　　　加算器 ２０７　　　　ベクトルストアアドレスレジスタ２０８
　　　　切替回路 ２０９　　　　減算器 ２１０　　　　減算結果レジスタ ２１１　　　　ベクトルストアアドレス制御回路３０１
　　　　タグメモリ ３０２　　　　“１”レベル信号 ３０３　　　　“０”レベル信号 ３０４　　　　切替回路 ３０５　　　　タグＶビットメモリ ４０１，４０２　　　　比較回路 ４０３，４０４　　　　ＡＮＤ／ＮＡＮＤゲート４０５
　　　　ＮＡＮＤゲート ４０６　　　　無効化アドレスレジスタ４０７　　　　
ヒット表示フラグ ４０８　　　　レベル０一致フラグ ４０９　　　　レベル１一致フラグ ４１０，４１１　　　　ＡＮＤゲート ５００　　　　スカラロード制御回路 ５０１　　　　切替回路 ５０２　　　　タグ検索アドレスレジスタ５０３　　　
　キャッシュタイミング制御部５０４　　　　切替回路 ６００　　　　開始アドレスレジスタ ６０１　　　　ベクトル要素間距離レジスタ６０２　　
　　要素数レジスタ ６０３　　　　乗算器 ６０４　　　　加算器 ６０５　　　　ベクトルストア終了アドレスレジスタ６
０６　　　　ベクトルストア開始アドレスレジスタ７０
０　　　　減算器 ７０１　　　　減算器 ７０２　　　　ＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　主記憶装置と前記主記憶装置との間で
   少なくとも１つのデータ送受信パスを持ちベクトル要素
   データの送受を行なうベクトル演算処理装置と前記主記
   憶装置との間でデータの送受信パスを持ちスカラデータ
   の送受信を行なうスカラ演算処理装置とプログラム命令
   に従って前記ベクトル演算処理装置またはスカラ演算処
   理装置に対してベクトルデータまたはスカラデータのロ
   ード／ストア動作指令を出す指令回路とを持つ情報処理
   装置において、前記べクトル演算処理装置が前記主記憶
   装置との間でデータ送受信パスを持ち前記主記憶装置の
   データの一部の写しを記憶するベクトルバッファメモリ
   回路と前記ベクトルバッファメモリ回路の格納データに
   対応する前記主記憶装置のアドレス情報を登録するアド
   レス記憶回路と前記アドレス記憶回路にアドレス情報の
   新規登録または登録アドレスの無効化処理を制御するア
   ドレス制御回路とから構成され、前記スカラ演算処理装
   置が前記主記憶装置との間でデータ送受信パスを持ち前
   記主記憶装置のデータの一部の写しを記憶するスカラバ
   ッファメモリ回路と前記スカラバッファメモリ回路の格
   納データに対応する前記主記憶装置のブロックアドレス
   情報を登録するタグ記憶回路と前記タグ記憶回路にブロ
   ックアドレス情報の新規登録または無効化指示に応じた
   登録アドレスの無効化処理を制御するタグ制御回路と前
   記指令回路からのベクトルデータストア動作指令に応答
   し前記ベクトルデータストア動作指令に伴なって発生す
   る複数のベクトル要素に対する各々のストアアドレスが
   前記タグ記憶回路に登録されているか否かをチェックし
   登録されている場合には前記タグ制御回路に登録アドレ
   スの前記無効化指示を出力するタグ登録無効化指示回路
   と前記ベクトルデータストア動作指令に対応する前記主
   記憶装置上のストア開始アドレスとストア終了アドレス
   を領域として出力するベクトルストアアドレス算出手段
   と前記ベクトルデータストア指令に応答して前記タグ登
   録無効化指示回路が前記無効化指示動作を完了する前に
   前記指令回路から後続のスカラデータロード指令を受け
   とると前記スカラデータロード指令に伴なって受けとら
   れるスカラデータロードアドレスが前記ベクトルストア
   アドレス算出手段で示されるアドレス領域内にあるか否
   かをチェックし領域内にあれば領域内検出信号を出力す
   る領域検出回路と前記指令回路からのスカラデータロー
   ド指令に応答して前記領域検出回路から前記領域内検出
   信号が出されると前記アドレス記憶回路に前記スカラデ
   ータロード指令で与えられるアドレスが登録されていれ
   ば前記ベクトルバッファメモリ回路からスカラデータを
   ロードし前記アドレス記憶回路に前記スカラデータロー
   ド指令に該当するアドレスが登録されていない場合は前
   記主記憶装置から前記スカラデータをロードする様制御
   するキャッシュ制御回路とから構成されることを特徴と
   する情報処理装置。