JPH0326862B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 産業上の利用分野 本発明は、バツフアメモリと、該バツフアメモ
リに対するブロツク単位のプリフエツチ機能を有
するデータ処理装置において、該バツフアメモリ
に、フエツチ要求をしているアドレスに対応する
データブロツクが存在しなかつた時のプリフエツ
チ機能に関する。

通常、バツフアメモリを有するデータ処理装置
におけるプリフエツチ機能は、ムーブ命令のよう
に連続したデータを効率良くアクセスする場合
に、先にムーブインされてきたデータが処理され
る前に、主記憶装置に対して次のデータブロツク
を予めバツフアメモリにフエツチしておき、中央
処理装置から見た主記憶装置に対する見掛け上の
アクセスタイムを短縮させようとするものであ
る。

然して、例えばパイプライン方式で主記憶装置
に対するメモリアクセスが行われているデータ処
理装置において、上記主記憶装置に対するプリフ
エツチを行う場合、例えば２サイクルパイプライ
ン制御装置のように、命令とオペランドとを交互
に、該パイプラインに取り込んでいるような場合
には、命令の取り込みに対して空きサイクルがあ
る場合があることに着目して、該空きサイクルを
使用してプリフエツチを行つてきた。

然しながら、最近のパイプライン制御のデータ
処理装置においては、パイプラインの有効利用が
行われるようになり、従来のように空きサイクル
を使用してプリフエツチを行うことが困難になつ
てきた為、効果的なプリフエツチ機構が要求され
るようになつてきた。

(b) 従来の技術 従来のバツフアメモリを有するデータ処理装置
においては、該バツフアメモリに対してフエツチ
要求を行い、タグ部で必要とするデータブロツク
が、当該バツフアメモリに存在しないことが検出
された時、ブロツクフエツチ要求が主記憶装置に
対して送出される。

その為、該主記憶装置から当該データブロツク
が転送されてくる迄の間、上記データ処理装置に
おいては、“データ待ち”となる制御形態をとつ
ていた。

第２図はパイプライン制御のデータ処理装置に
おいて、バツフアメモリをアクセスして、必要と
するデータブロツクが存在しないことが検出され
た時の動作の概略をタイムチヤート的に示したも
ので、横軸は演算サイクルタイムの時間経過Ｔ０
〜Tnを示し、縦軸はある演算サイクルにおいて、
主記憶装置をアクセスするアクセスパイプライン
で処理されている処理ステージを示しており、 例えば、 Ｐ：プライオリテイ・サイクルで、アクセスパイ
プラインに対する優先制御を行う。

Ｂ：バツフア・サイクルで、タグ部における一致
検出処理を行う。

Ｒ：リザルト・サイクルで、上記Ｂステージで、
当該バツフアメモリに必要とするデータブロツク
が存在しない時には、主記憶装置に対してブロツ
クフエツチを行い、存在する時は該バツフアメモ
リからデータブロツクを読み出す処理を行う。も
ので、上記アクセスパイプライン（但し、ロード
パイプライン）においては、上記Ｐ，Ｂ，Ｒの３
ステージで一連の処理を完了する。そして、各ス
テージ記号に付けられている数字は、メモリに対
するアクセス要求の順序番号を示しているものと
する。

本図から明らかな如く、演算サイクルタイムＴ
０においては、当該アクセスパイプラインは、ア
クセス要求番号１のＰステージＰ１のみしか実行
していないが、例えば演算サイクルタイムＴ３に
おいては、 アクセス要求番号４のＰステージＰ４と、 アクセス要求番号３のＢステージＢ３と、 アクセス要求番号２のＲステージＲ２と、 を同時に実行していることが分かる。

又、アクセス要求番号１の処理はＴ０で始ま
り、Ｔ２で終了し、アクセス要求番号３の処理は
Ｔ２で始まりＴ４で終了して、それぞれ当該アク
セスパイプラインから抜け出していく。

今、Ｔ４サイクルにおいて、アクセス要求番号
４のＢステージにおいて、当該アクセスが必要と
するデータブロツクが存在しないこと（即ち、ノ
ンヒツト）が検出されたとすると、次のＴ５サイ
クルにおいて、主記憶装置に対するブロツクフエ
ツチ要求“BF”を送出する結果、主記憶装置か
ら当該データブロツクが転送されてくる迄、該ア
クセス要求を出した中央処理装置は、以後のアク
セスパイプラインにおける処理を中断せざるを得
なかつた。

(c) 発明が解決しようとする問題点 即ち、バツフアメモリに必要とするデータブロ
ツクが存在しないことが検出されたＴ５サイクル
においては、アクセスパイプラインで実行されて
いたＢ５，Ｐ６の処理は、上記ブロツクフエツチ
要求“BF”を送出したアクセスと同種のアクセ
スと認識され、該アクセスパイプラインからキヤ
ンセルされ、該アクセスパイプラインは空きの状
態となつてしまい、該アクセスパイプラインを有
効に生かしていないと云う問題があつた。

上記の例はパイプライン制御のデータ処理装置
での問題であるが、一般のデータ処理装置におい
ても、同様の“待ち”が発生し、主記憶装置から
当該データブロツクが転送されてくる迄の間、空
き時間が生じてしまうと云う問題があつた。

本発明は上記従来の欠点に鑑み、上記従来技術
によるデータ処理装置で発生していた空きサイク
ルを有効利用することにより、バツフアメモリに
おける“ノンヒツト”を少なくし、同時に主記憶
装置に対して連続した２データブロツクに対する
ブロツクフエツチを行う方法を提供することを目
的とするものである。

(d) 問題点を解決する為の手段 そして、この目的は、バツフアメモリに対する
アクセスを行つて、該バツフアメモリ中に当該デ
ータブロツクが存在しないことが検出された際、
当該フエツチ要求のアドレスに対するデータブロ
ツクの転送要求動作と、上記フエツチ要求のアド
レスに１ブロツク分のアドレスを加算したアドレ
スで行うプリフエツチ要求動作との多重処理を行
う為のプリフエツチポートを設けて、上記フエツ
チ要求の次のブロツクアドレスを上記プリフエツ
チポートに設定し、主記憶装置上の連続した２デ
ータブロツク分のデータブロツクに対するフエツ
チを、同じフエツチ動作で行う方法を提供するこ
とによつて達成される。

(e) 作用 即ち、本発明によれば、上記“ノンヒツト”に
対応する通常のブロツクフエツチ動作と並行し
て、該“ノンヒツト”を発生したアドレスのデー
タブロツクに連続したデータブロツクに対してプ
リフエツチ動作を行うように制御されるので、該
“ノンヒツト”に起因するデータ処理装置での空
き時間を有効に利用して、バツフアメモリに対す
る上記“ノンヒツト”率を低減できると共に、主
記憶装置上の連続した２データブロツク分のブロ
ツクフエツチを行うことができる効果がある。

(f) 実施例 以下本発明の実施例を図面によつて詳述する。
第１図イは本発明の一実施例をブロツク図で示し
たものであり、ロはパイプライン制御のデータ処
理装置での動作例をタイムチヤートで示した図で
ある。

先ず、第１図イによつて、通常のフエツチ動作
を説明する。

命令制御部（以下IUと云う）１よりのフエツ
チ要求EAGに対応するフエツチアドレスは、セ
レクタ２を通して実行アドレスレジスタEAR３
にセツトされ、バツフアメモリBS６、及びバツ
フアメモリBS６のアドレス情報を保持している
タグ部TAG４をアクセスする。

タグ部TAG４、及び一致検出回路MCH５によ
り、バツフアメモリBS６上に、上記フエツチに
対するデータブロツクが存在することが検出され
た場合、バツフアメモリBS６からセレクタ７を
通して、当該データが続み出され、上記フエツチ
要求EAGが命令の場合にはIU１に、オペランド
の場合には演算部EU８に送出される。

タグ部TAG４、及び一致検出回路MCH５によ
つて、バツフアメモリBS６上に、上記データブ
ロツクが存在しないことが検出された時、上記フ
エツチアドレスは実行アドレスレジスタEAR３
からブロツクフエツチ要求信号と共に、主記憶装
置（以下MCUと云う）１１に送出される。

MCU１１から当該フエツチアドレスのデータ
ブロツクが転送されてくると、そのデータをバツ
フアメモリBS６に登録し、アドレス情報をタグ
部TAG４に登録するように制御される。（尚、登
録の為の回路は図示していない） 次に、本発明を実施した場合の動作を説明す
る。本発明においては、IU１からのフエツチ要
求EAGに対する上記通常のブロツクフエツチ動
作と並行して、MCU１１に対するプリフエツチ
動作が行われる。

IU１からのフエツチ要求EAGにより、バツフ
アメモリBS６、及びタグ部TAG４がアクセスさ
れ、タグ部TAG４、及び一致検出回路MCH５に
おいて、バツフアメモリBS６上に、必要とする
データブロツクが存在しないことが検出された時
（即ち、“ノンヒツト”が生じた時）、上記通常の
ブロツクフエツチ動作と並行して、実行アドレス
レジスタEAR３にセツトされているIU１からの
フエツチアドレスが加算器INC９によつて、１デ
ータブロツク分のバイト数〔本実施例において
は、１ブロツクが64バイトとして説明する〕64を
加算して、プリフエツチポートPF PORT１０に
セツトし、図示されていない優先制御回路で優先
制御されることにより、そのアドレスのアクセス
要求は、上記ブロツクフエツチ要求とは異なるア
クセス要求（即ち、プリフエツチ要求）と認識さ
れることで、そのアドレスをセレクタ２を介して
実行アドレスレジスタEAR３に送出することが
できる結果、再度タグ部TAG４を調べ、一致検
出回路MCH５において一致出力が得られ、且つ
バリツドビツトが“１”であると、当該データブ
ロツクがバツフアメモリBS６に存在することに
なるので、該プリフエツチ動作を終了し、上記一
致検出回路MCH５において一致出力が得られな
いか、又は一致出力が得られてもバリツドビツト
が“０”であれば、必要なデータブロツクがバツ
フアメモリBS６には無いことになるので、先に
設定した実行アドレスレジスタEAR３のアドレ
スを、MCU１１に送出してプリフエツチの為の
ブロツクフエツチBFpfを行い、MCU１１から転
送されてきたデータブロツクをバツフアメモリ
BS６に、アドレスをタグ部TAG４に、それぞれ
登録して、当該プリフエツチ動作を終了するよう
に動作する。

この結果、バツフアメモリBS６には連続した
２つのアドレスに対して、ブロツクフエツチされ
たデータブロツクが登録されることになる。

若し、該バツフアメモリがセツトアソシアテイ
ブ方式の場合には、連続したアドレスの何れかの
ウエイに当該データブロツクが登録される。

上記詳細に説明したプリフエツチ動作を、パイ
プライン制御のデータ処理装置を例してロのタイ
ムチヤート的に示した動作図で説明する。

ロにおいて示されている記号は、総て第２図で
説明したものと同じでものである。

但し、本発明に関連するアクセスパイプライン
の各ステージの処理については、それぞれPpf，
Bpf，Rpf，で区別を付けている。

第２図においては、Ｔ４サイクルにおいて、ア
クセス要求番号４のＢステージＢ４において、当
該アクセスが必要とするデータブロツクが存在し
ないこと（即ち、ノンヒツト）が検出されると、
次のＴ５サイクルのＲステージＲ４において、
MCU１１に対するブロツクフエツチ要求“BF”
を送出する結果、MCU１１から当該データブロ
ツクが転送されてくる迄、該アクセス要求を出し
た中央処理装置は、前述のようにして、以後のの
アクセスパイプラインにおける処理を中断してい
た。

従つて、バツフアメモリに必要とするデータブ
ロツクが存在しないことが検出されたＴ５サイク
ルにおいては、その時アクセスパイプラインで実
行されていたＢ５，Ｐ６の処理はキヤンセルさ
れ、該アクセスパイプラインは空きの状態となつ
ていた。

そこで、上記本発明においては、該空きサイク
ルをプリフエツチの為に使用する所に、その本質
がある。

即ち、前述のように、Ｔ５サイクルにおける後
続のアクセス要求に対する処理は、総てキヤンセ
ルされていることに着目して、前述のように、プ
リフエツチポートPF PORT１０にセツトされた
プリフエツチの為のアドレスを、図示されていな
い優先制御回路での優先制御により、セレクタ２
を制御して、実行アドレスレジスタEAR３に送
出することで、該Ｔ５サイクルからプリフエツチ
の為のアクセス要求Ppfをアクセスパイプライン
に投入するように制御される。

そして、Ｔ６サイクルにおいて、該プリフエツ
チにおけるＢステージBpfにおいて、必要とする
データブロツク（Ｔ５サイクルで、MCU１１に
ブロツクフエツチを行つたがデータブロツクの次
のアドレスのデータブロツク）が、バツフアメモ
リBS６に存在することが検出された時は、該プ
リフエツチ動作は次のＴ７サイクルにおけるＲス
テージRpfで終了となる。

然して、該必要とするデータブロツクが、バツ
フアメモリBS６に存在しないことが検出された
時には、Ｔ７サイクルのＲステージRpfにおい
て、プリフエツチの為のブロツクフエツチ要求
“BFpf”をMCU１１に送出するように動作し、
結果として通常のブロツクフエツチ“BF”と、
そのデータブロツクの次のアドレスのデータブロ
ツクに対してブロツクフエツチ“BFpf”が行わ
れることになり、MCU１１上の連続した２つの
データブロツクに対してブロツクフエツチを行う
ことができることが分かる。

(g) 発明の効果 以上、詳細に説明したように、本発明のデータ
処理装置は、バツフアメモリに対するアクセスを
行つて、該バツフアメモリ中に当該データブロツ
クが存在しないことが検出された際、当該フエツ
チ要求のアドレスに対するデータブロツクの転送
要求動作と、上記フエツチ要求のアドレスに１ブ
ロツク分のアドレスを加算したアドレスで行うプ
リフエツチ要求動作との多重処理を行う為のプリ
フエツチポートを設けて、上記フエツチ要求の次
のブロツクアドレスを上記プリフエツチポートに
設定し、主記憶装置上の連続した２データブロツ
ク分のデータブロツクに対するフエツチを、同じ
フエツチ動作で行うようにしたものであるので、
バツフアメモリをアクセスした時の“ノンヒツ
ト”に起因するデータ処理装置での空き時間を有
効に利用して、バツフアメモリに対する上記“ノ
ンヒツト”率を低減できると共に、主記憶装置上
の連続した２データブロツク分のブロツクフエツ
チを行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例と動作タイムチヤー
トを示した図、第２図は従来方式において、バツ
フアメモリをアクセスした時の動作を、パイプラ
イン制御のデータ処理装置を例にして、タイムチ
ヤートで示した図、である。 図面において、Ｔ０〜Tnは演算サイクルタイ
ム、Ｐ，Ｂ，Ｒはアクセスパイプラインにおける
処理ステージ、１は命令制御部IU、２，７はセ
レクタ、３は実行アドレスレジスタEAR、４は
タグ部TAG、５は一致検出回路MCH、６はバツ
フアメモリBS、８は演算部EU、９は加算器
INC、１０はプリフエツチポートPF PORT、１
１は主記憶装置MCU、BFはブロツクフエツチ、
BFpfはプリフエツチの為のブロツクフエツチ、
をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ バツフアメモリと、該バツフアメモリに対す
   るブロツク単位のプリフエツチ機能を有するデー
   タ処理装置であつて、上記バツフアメモリに対す
   るアクセスを行つて、該バツフアメモリ中に当該
   データブロツクが存在しないことが検出された
   際、当該フエツチ要求のアドレスに対するデータ
   ブロツクの転送要求動作と、上記フエツチ要求の
   アドレスに１ブロツク分のアドレスを加算したア
   ドレスで行うプリフエツチ要求動作との多重処理
   を行う為のプリフエツチポートを設けて、上記フ
   エツチ要求の次のブロツクアドレスを上記プリフ
   エツチポートに設定し、主記憶装置上の連続した
   ２データブロツク分のデータブロツクに対するフ
   エツチを、同じフエツチ動作で行うことを特徴と
   するデータ処理装置。