JPS6115235A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPS6115235A JPS6115235A JP13408884A JP13408884A JPS6115235A JP S6115235 A JPS6115235 A JP S6115235A JP 13408884 A JP13408884 A JP 13408884A JP 13408884 A JP13408884 A JP 13408884A JP S6115235 A JPS6115235 A JP S6115235A
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- JP
- Japan
- Prior art keywords
- instruction
- store
- address
- memory
- arithmetic
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理システムにおける中央処理装置に関し
、特にその高速動作のための先回り制御の改良に関する
。
、特にその高速動作のための先回り制御の改良に関する
。
（従来の技術）
多くの電子計算機では命令処理性能の向上をｌ」的とし
て、命令列の読出しと命令列の実行を並行して行う方式
が採用されて（・る。この場合先取りした命令列が実行
中のストア動作により無効にされる状況が発生し得る為
、この様な状況を検出することが一般に必要となる。本
発明は命令列の先取りを行う方式の電子計算機において
必要となる上記検出機能に関するものであるっ 先取りした命令列が無効になる状況を検出する方式とし
て従来、ストアアドレスが実行中の命令アドレスと命令
読出しアドレスの間にあることを検出する第４図に示す
ような方式が一般的であった。
て、命令列の読出しと命令列の実行を並行して行う方式
が採用されて（・る。この場合先取りした命令列が実行
中のストア動作により無効にされる状況が発生し得る為
、この様な状況を検出することが一般に必要となる。本
発明は命令列の先取りを行う方式の電子計算機において
必要となる上記検出機能に関するものであるっ 先取りした命令列が無効になる状況を検出する方式とし
て従来、ストアアドレスが実行中の命令アドレスと命令
読出しアドレスの間にあることを検出する第４図に示す
ような方式が一般的であった。
第４図は２組の専用の大小比較回路を設ける方式の例を
示すブロック図である。ブロック１は実行中の命令アド
レスを格納するープログラムカウンタ（ｐｃ）、ブロッ
ク２はストアアドレスを格納するオペランドアドレスレ
ジスタ（ＰＡＲ）、ブロック３は命令読出しアドレスを
格納する命令アドレスレジスタ（ＩＡＲ）を表現してい
る。４と５のブロックはそれぞれ大小比較回路を表現し
ており大小比較回路４はＰＣ≦ＰＡＲを検出し、大小比
較回路５はＰＡＲ≦ＬＡＲを検出する。大小比較回路４
、および５が共にオンするとＡＮＤ回路６の出力がオン
となりＰＣ≦ＰＡＲ≦ＩＡＲが検出できる。
示すブロック図である。ブロック１は実行中の命令アド
レスを格納するープログラムカウンタ（ｐｃ）、ブロッ
ク２はストアアドレスを格納するオペランドアドレスレ
ジスタ（ＰＡＲ）、ブロック３は命令読出しアドレスを
格納する命令アドレスレジスタ（ＩＡＲ）を表現してい
る。４と５のブロックはそれぞれ大小比較回路を表現し
ており大小比較回路４はＰＣ≦ＰＡＲを検出し、大小比
較回路５はＰＡＲ≦ＬＡＲを検出する。大小比較回路４
、および５が共にオンするとＡＮＤ回路６の出力がオン
となりＰＣ≦ＰＡＲ≦ＩＡＲが検出できる。
（発明が解決しようとする問題点）
上記の方式は論理的には簡単であるにしても多くのハー
ドウェア量を必要とする大小比較回路を２組も検出専用
に必要とするという欠点があった。
ドウェア量を必要とする大小比較回路を２組も検出専用
に必要とするという欠点があった。
従って、本発明の目的は、先取り命令列の無効検出の為
の専用の大小比較回路を必要としない中央処理装置を提
供することにある。
の専用の大小比較回路を必要としない中央処理装置を提
供することにある。
（問題点を解決するための手段）
本発明の要点は、マイクロプログラム制御の中央処理装
置においては、四則演算、論理演算、あるいは比較演算
等のデータ演算処理を実行するマイクロ命令で制御され
る算術論理演算回路が存在すると（・う点と、中央処理
装置がメモリ装置間とのデータ授受を実行中には前記算
術論理演算回路は命令処理上有効な動作を実行し得ない
という点に着眼し、この算術論理演算回路の空きを利用
してアドレスの大小比較操作を行い先取り命令列の無効
となる状況を検出しようとするものである。
置においては、四則演算、論理演算、あるいは比較演算
等のデータ演算処理を実行するマイクロ命令で制御され
る算術論理演算回路が存在すると（・う点と、中央処理
装置がメモリ装置間とのデータ授受を実行中には前記算
術論理演算回路は命令処理上有効な動作を実行し得ない
という点に着眼し、この算術論理演算回路の空きを利用
してアドレスの大小比較操作を行い先取り命令列の無効
となる状況を検出しようとするものである。
（作用）
本発明によると先取り命令が有効であるか無効であるか
のアドレス計算の為に特別の比較回路をもうけずに、デ
ータ演算処理自身に用いる算術論理演算回路により前記
アドレス比較計算を行う。
のアドレス計算の為に特別の比較回路をもうけずに、デ
ータ演算処理自身に用いる算術論理演算回路により前記
アドレス比較計算を行う。
（実施例）
第１図は本発明の特定の実施例の構成を示すブロック図
である。ブロック７は唯一の算術論理演算回路（以下Ａ
ＬＵという）であり、命令処理において必要な四則演算
、論理演算、比較演算を行う。
である。ブロック７は唯一の算術論理演算回路（以下Ａ
ＬＵという）であり、命令処理において必要な四則演算
、論理演算、比較演算を行う。
ワーキングレジスタ８（以下ＷＲという）は命令処理用
の作業域であり、本実施例では１６語（１語は４バイト
）用意され０〜１５の番号をもつ。
の作業域であり、本実施例では１６語（１語は４バイト
）用意され０〜１５の番号をもつ。
メモリアドレスレジスタ９（以下ＭＡＲという）は通常
のメモリアクセスを行う場合のメモリアドレスを保持す
るレジスタである。本実施例ではメモリのアドレスはバ
イトアドレスを仮定している。
のメモリアクセスを行う場合のメモリアドレスを保持す
るレジスタである。本実施例ではメモリのアドレスはバ
イトアドレスを仮定している。
バイトカウンタ１０ （以下ＢＣという）はメモリアク
セス時の転送バイト数、を計数するカウンタである。初
期メモリアドレスレジスタ１１（以下ＳＭＡＦｔという
）はＭＡＲの初期値すなわち転送開始アドレスを保持す
るレジスタであり、初期バイトカウンタ１２（以下ＳＢ
Ｃという）は転送バイト数の初期値を保存するレジスタ
である。命令アドレスレジスタ１３（以下ＩＡＲという
）は命令列の先取りに用いられ、既に命令バッファレジ
スタ１４（以下ＩＢＲという）に読込まれた先取り命令
列の最終・バイトのアドレスに１を加えたもの、つまり
次に先取りを行う命令列のアドレスを保持する。プログ
ラムカウンタ１５（以下ＰＣという）は現在実行中の命
令列に続（次に処理すべき命令列のアドレスすなわちＩ
ＢＦｔに読込まれた先取り命令列の先頭のバイトのアド
レスを保持する。メモリバッファレジスタ１６（以下Ｍ
ＢＦｔという）は通常のメモリアクセスを行う場合、メ
モリ装置１．７ （以下ＭＭという）との間で授受され
るデータが設定される。
セス時の転送バイト数、を計数するカウンタである。初
期メモリアドレスレジスタ１１（以下ＳＭＡＦｔという
）はＭＡＲの初期値すなわち転送開始アドレスを保持す
るレジスタであり、初期バイトカウンタ１２（以下ＳＢ
Ｃという）は転送バイト数の初期値を保存するレジスタ
である。命令アドレスレジスタ１３（以下ＩＡＲという
）は命令列の先取りに用いられ、既に命令バッファレジ
スタ１４（以下ＩＢＲという）に読込まれた先取り命令
列の最終・バイトのアドレスに１を加えたもの、つまり
次に先取りを行う命令列のアドレスを保持する。プログ
ラムカウンタ１５（以下ＰＣという）は現在実行中の命
令列に続（次に処理すべき命令列のアドレスすなわちＩ
ＢＦｔに読込まれた先取り命令列の先頭のバイトのアド
レスを保持する。メモリバッファレジスタ１６（以下Ｍ
ＢＦｔという）は通常のメモリアクセスを行う場合、メ
モリ装置１．７ （以下ＭＭという）との間で授受され
るデータが設定される。
メモリアドレスセレクタ２２は通常のメモリアクセス時
にはＭＡＲ９を、命令列先取りアクセス時にはＩＡＩ’
（１３をＭＭ １７にアドレスとして供給する為の選択
回路である。オペランドバスＡ１８（以下ＰＢＡという
）、オペランドバスＢ】９（以下ＰＢ Ｂ ）は既に述
べたレジスタ内容をＡＬＵ７に供給する演算バスである
。ＡＬＵ ７では（ＰＢＡ ）＋（Ｐ１３Ａ）、（ＰＢ
Ａ）−（ＰＢＢ）、（ＰＢＡ ） ｔｈｒｏｕｇｈ、
（ＰＢＢ ）ｔｈｒｏｕｇｈ 、 およびその他事発
明とは無関係の演算が可能であり演算結果はリザルトバ
ス２０（ＲＢＳという）に送出され、レジスタに格納さ
れる。検出回路２１（Ｔ）ＥＴという）はＲＢＳおよび
ＡＬＵ ７の２進桁上げ信号よりＰＢＡ１８、ＰＢＢ１
９読出し内容相互間の大小比較結果を検出する。
にはＭＡＲ９を、命令列先取りアクセス時にはＩＡＩ’
（１３をＭＭ １７にアドレスとして供給する為の選択
回路である。オペランドバスＡ１８（以下ＰＢＡという
）、オペランドバスＢ】９（以下ＰＢ Ｂ ）は既に述
べたレジスタ内容をＡＬＵ７に供給する演算バスである
。ＡＬＵ ７では（ＰＢＡ ）＋（Ｐ１３Ａ）、（ＰＢ
Ａ）−（ＰＢＢ）、（ＰＢＡ ） ｔｈｒｏｕｇｈ、
（ＰＢＢ ）ｔｈｒｏｕｇｈ 、 およびその他事発
明とは無関係の演算が可能であり演算結果はリザルトバ
ス２０（ＲＢＳという）に送出され、レジスタに格納さ
れる。検出回路２１（Ｔ）ＥＴという）はＲＢＳおよび
ＡＬＵ ７の２進桁上げ信号よりＰＢＡ１８、ＰＢＢ１
９読出し内容相互間の大小比較結果を検出する。
次にメモリストア時の先取り命令列無効条件検出動作を
説明する。ストア開始アドレスがＮ１ＡＲ９，ストアバ
イト数がＢＣＩＯに設定され、メモリストア動作が起動
されるとＭＡＲ９内容がＳＭ、’ｌ １１に、ストアバ
イト数が５ＢＣ１２に退避される。これはＭ、ＡＲ９，
ＢＣ１０がメモリストア動作に併い更新される為である
。よって先取り命令列無効条件として、第４図に示す如
く、書込みデータバイト位置が（ｐｃ）と（ＩＡＲ，）
−１とで囲まれる先取り済命令領域にある場合無効とな
る為、次式が得られる。
説明する。ストア開始アドレスがＮ１ＡＲ９，ストアバ
イト数がＢＣＩＯに設定され、メモリストア動作が起動
されるとＭＡＲ９内容がＳＭ、’ｌ １１に、ストアバ
イト数が５ＢＣ１２に退避される。これはＭ、ＡＲ９，
ＢＣ１０がメモリストア動作に併い更新される為である
。よって先取り命令列無効条件として、第４図に示す如
く、書込みデータバイト位置が（ｐｃ）と（ＩＡＲ，）
−１とで囲まれる先取り済命令領域にある場合無効とな
る為、次式が得られる。
式ｌの条件を検査する為、メモリストア動作と並行して
ＰＢＡ １８． ＰＢＢ １９． ＡＬＵ ７． ＤＥ
Ｔ ２１．の各回路を用いて第３図に示す比較演算操作
が実行される。
ＰＢＡ １８． ＰＢＢ １９． ＡＬＵ ７． ＤＥ
Ｔ ２１．の各回路を用いて第３図に示す比較演算操作
が実行される。
本実施例ではマイクロプログラム制御により該操作が実
現され、式１の条件が成立すると■ＢＲ１４内の命令列
が無効化され、メモリストア動作終了後（ｐｃ）がＩＡ
Ｒ１３に転送されて再度命令先取り動作が起動され、メ
モリストア動作により変更された命令列が再びＩＢＲ１
４に読込まれる。
現され、式１の条件が成立すると■ＢＲ１４内の命令列
が無効化され、メモリストア動作終了後（ｐｃ）がＩＡ
Ｒ１３に転送されて再度命令先取り動作が起動され、メ
モリストア動作により変更された命令列が再びＩＢＲ１
４に読込まれる。
（発明の効果）
以上説明したように本発明によれば専用の比較回路を有
することなく、一般のデータ演算処理を実行する演算回
路により先取り命令列の無効化条件を検出することが可
能であり、ノ・−ドウエア量の削減が可能となる。
することなく、一般のデータ演算処理を実行する演算回
路により先取り命令列の無効化条件を検出することが可
能であり、ノ・−ドウエア量の削減が可能となる。
第１図は本発明の一実施例のブロック図、第２図は先取
り命令列無効化条件の説明図、第３図は先取り命令列無
効化検出操作手順を示すフローチャート図、第４図は従
来の先取り命令列無効化条件検出方式のブロック図であ
る。 １・・プログラムカウンタ、 ２・オペランドアドレ
スレジスタ、 ３ 命令アドレスレジスタ、４．５・
・比較回路、 ６・アンド回路、 ７・・算術論理演算
回路、 ８・・ワーキングレジスタ、９・・・メモリ
アドレスレジスタ、 １０・・・バイトカウンタ、 １
１・・初期メモリアドレスレジスタ、１２・・・初期バ
イトカウンタ、１３・・・命令アドレスレジスタ、１・
１・・命令バッファレジスタ、１５ プログラムカウ
ンタ、１６・・・メモリノくソファレジスタ、 １７．
・メモリ装置、 １８・・・オペランドバスＡ、
！９・・オペラントノくスＢ、 ２０・ リサルトバ
ス、 ２１・・・検出器、 ２２・・・メモリアドレ
スセレクタ。
り命令列無効化条件の説明図、第３図は先取り命令列無
効化検出操作手順を示すフローチャート図、第４図は従
来の先取り命令列無効化条件検出方式のブロック図であ
る。 １・・プログラムカウンタ、 ２・オペランドアドレ
スレジスタ、 ３ 命令アドレスレジスタ、４．５・
・比較回路、 ６・アンド回路、 ７・・算術論理演算
回路、 ８・・ワーキングレジスタ、９・・・メモリ
アドレスレジスタ、 １０・・・バイトカウンタ、 １
１・・初期メモリアドレスレジスタ、１２・・・初期バ
イトカウンタ、１３・・・命令アドレスレジスタ、１・
１・・命令バッファレジスタ、１５ プログラムカウ
ンタ、１６・・・メモリノくソファレジスタ、 １７．
・メモリ装置、 １８・・・オペランドバスＡ、
！９・・オペラントノくスＢ、 ２０・ リサルトバ
ス、 ２１・・・検出器、 ２２・・・メモリアドレ
スセレクタ。
Claims (1)
- メモリ装置に蓄積される命令に従つて動作する算術論理
演算手段と、演算終了前に後続の命令を前記メモリ装置
から先取りする命令列の先取り手段を有し、メモリスト
アを指令する命令により先取りされた命令の存在するメ
モリ装置のアドレスにストアされたとき先取りされた命
令を無効にする手段を有する中央処理装置において、前
記算術論理演算手段がメモリ装置へのアクセス中に動作
可能であり、先取りされた命令列の存在するメモリ位置
の内容がメモリストアを指示する命令により変更される
状況の検出が、ストア始点アドレス、ストア終点アドレ
ス、先取り済命令列始点アドレス、及び先取り済命令列
終点アドレスの比較演算を前記算術論理演算回路を用い
たマイクロプログラムを介してストア動作と並行に行わ
れることを特徴とする中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13408884A JPS6115235A (ja) | 1984-06-30 | 1984-06-30 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13408884A JPS6115235A (ja) | 1984-06-30 | 1984-06-30 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115235A true JPS6115235A (ja) | 1986-01-23 |
Family
ID=15120133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13408884A Pending JPS6115235A (ja) | 1984-06-30 | 1984-06-30 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115235A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340094A (ja) * | 1986-08-04 | 1988-02-20 | セキソ株式会社 | 推進工法用反力壁の構築方法 |
-
1984
- 1984-06-30 JP JP13408884A patent/JPS6115235A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340094A (ja) * | 1986-08-04 | 1988-02-20 | セキソ株式会社 | 推進工法用反力壁の構築方法 |
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