JPS61118855A - バツフアメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バッファメモリ機構を備えたデータ処理装置
において、同一のメモリ番地に対する読み出しと、書き
込みとを連続して実行する際の、バッファメモリ制御方
式に関する。

一般に、データ処理装置においては、中央処理装置が主
記憶装置をフェッチして得られたデータを、主記憶装置
より容量は小さいがアクセスタイムの短いバッファメモ
リに蓄積し、以後のメモリフェッチにおいては、所要の
データが上記バ・７フアメモリにあると、該バッファメ
モリとの間でメモリアクセスを行い、所要のデータが該
バッファメモリに存在しない時には、主記憶装置から当
該データを含むＩブロックデータを、バッファメモリに
ムーブイン中た後、言亥バッファメモリをアクセスする
ようにして、見掛は上のメモリアクセス速度を向上させ
るバッファメモリ機構を備えている。

このようなバッファメモリ機構を有するデータ処理装置
において、同一のメモリ番地に対する読み出しと、書き
込みとを連続して行う、例えば、イミディエート命令を
実行する場合、若し当該アドレスのデータが、該バッフ
ァメモリに存在しないと、主記憶装置から該データを先
頭アドレスに含む１ブロツク　（例えば、６４バイト）
のデータがバッファメモリにムーブインされる為、該ム
ーブイン動作中に、上記イミディエート命令の実行に必
要なオペランドデータ（例えば、先頭のＸバイト）が、
上記バッファメモリに登録されていることになる。

こうした事情に鑑み、該ムーブイン中のデータに対して
、上記イミディエート命令を実行することを考えると、
該イミディエート命令を高速に実行することが期待でき
る。

〔従来の技術〕

同一メモリ番地に対する読み出しと、書き込みが行われ
るイミディエート命令には、例えば、第４図に示すよう
な命令体系の３種の命令がある。

■ＡＮＤ　　ＩＭＭＨＤＩＡＴＥ命令　　　　　　　　
　　　　　　　ｊ本図（ａ）で示す命令語で表現され、
８１（ベースレジスタ）と、Ｄｉ（変位）によって定義
されるオペランドアドレスの内容と、■２が指定するレ
ジスタの内容との論理積を作って、上記同じオペランド
アドレスにストアする。

■ＯＲＩＭＭＥＤＩＡＴＥ命令 本図（ｂ）で示す命令語で表現され、Ｂｌ（ベースレジ
スタ）と、ＤＩ（変位）によって定義されるオペランド
アドレスの内容と、■２が指定するレジスタの内容との
論理和を作って、上記同じオペランドアドレスにストア
する。

■ＥＯＲＩＭＭＥ旧＾ＴＥ　　命令 本図（ｃ）で示す命令語で表現され、Ｂｌ（ベースレジ
スタ）と、Ｄｉ（変位）によって定義されるオペランド
アドレスの内容と、■２が指定するレジスタの内容との
排他的論理和を作って、上記同じオペランドアドレスに
ストアする。

これらの命令は、前記バッファメモリ制御部内において
、フェッチ（読み出し）と、ストア（書き込み）とを連
続的に行わせる制御（即ち、ＦＣＨ＆ＳＴオペレーショ
ン）を、パイプライン制御回路に投入することによって
実行される。

上記ＦＣＩＬ＆ＳＴオペレーションに関連する部分をブ
ロック図で示したものが、第５図、第６図であって、第
５図はｎバイ１−ｘｒＨ回（ｎ、ｍは正の整。

数）の転送で、バッファメモリにムーブインされｎバイ
ト単位で書き込みが行われる例を示しており、第６図は
ｎバイト×ｍ回（ｎは正の整数２ｍｍ正正偶数）の転送
でバッファメモリにムーブインされ、２ｎバイト単位で
同時に該バッファメモリへの書き込みが行われる例を示
している。

第５図において、１はセットアソシアティブ方式のバッ
ファメモリ（ＢＳ）、　２は演算部（ＥＬＩ）、　２１
はオペランドワードレジスタ　（以下、Ｏｌと云う）。

３はムーブインレジスタ（以下、旧Ｒと云う）、４はバ
ッファデータインレジスタ　（以下、Ｂ旧Ｒと云う）５
はストアデータレジスタ　（以下、ＳＤＲと云う）、６
はストアバソファ　（以下、５ＴＩＩと云う）、である
。上記パイプライン制御回路は公知のものであるので、
特に示していない。

本図に示した従来方式においては、主記憶装置からバッ
ファメモリ（ＢＳ）１へのムーブインデータはｎバイト
×ｍ回（ｎ、ｍは正の整数）で転送され、ｎバイト単位
で書き込まれる所に特戟かある。

従って、例えば８バイト単位の転送で、１ブロツク６４
バイトのデータを転送する場合には、合計８回のバッフ
ァメモリ（ＢＳ）ｌへの書き込みが行われることになる
。

上記イミディエート命令によって、本図のようなバッフ
ァメモリからデータをフェッチ＆ストアしようとした時
、 （１）必要とするデータがバッファメモリ（ＢＳ）　１
にある場合には、上記１ｉｃＨ＆ｓＴオペレーシヨンか
パイプライン制御回路に投入されることにより、該フェ
ッチされたデータは、演算部（ＩＥＵ）　２に送出され
、当該演算が施された後、ＯＷＲ２１，ＳＤＲ５，８Ｄ
ＩＲ４を経て、バッファメモリ（ＢＳ）　ｌにストアさ
れると共に、ＳＴＢ　６を通して、主記憶装置（図示せ
ず）へもストアされる。

（２）必要とするデータがバッファメモリ（ＢＳ）　ｌ
にない場合、即らしｉｎｅ　Ｍｉｓｓｉｎｇ時には、該
バッファメモリ（ＢＳ）　１がセソトアソシアティフ方
式のバッファメモリであるので、６４バイトのブロック
フェッチが行われる。即ち、 メモリ制御部（１’１ｃｌＩ）を通して、主記憶装置に
ブロックフェッチ要求を出し、６４バイトのフロックデ
ータを８バイト単位でムーブインする時、最初の８バイ
トデータの内のｘバイト（例えば、１ハ′イト、一般に
はＩ≦Ｘ≦８）を、ｌ’ｌｌｌ？　３からバイパス通路
（ＢＹＰＡＳＳ）を通して、演算部（ＥＵ）２に送出し
、６４バイトデータの総てのデータのムーブイン完了後
、咳ハソファメモリＣＢＳ）　ｌに対する上記、ＦＣｔ
ｌ　＆ＳＴオペレーションのストア（ＳＴ）を行ってい
た。

具体的に述べると、通常主記憶装置からのムーブインさ
れる１ブロツクは、６４バイト境界の連続した６４バイ
トからなり、バッファメモリ（ＢＳ）　ｌへの転送単位
は８バイト境界の連続した８バイトであって、先ず最初
の８バイトが旧Ｒ３にセントされ、マルチプレクサ３１
１．ＢＤＩＲ４を通して、バッファメモリ（ＢＳ）　１
に第１回目の書き込みが行われる以降、同じ動作か繰り
替えされて、メモリ制御部（ＭＣ［Ｉ）からムーブイン
され、 ８バイト×８回−６４バイト の８回の書き込み動作によって、総てのフロックフェッ
チを完了していた。

上記ムーブイン動作時、最初の８バイトテータかムーブ
インレジスタＭＩＲ３にセントされると、該８バイトテ
ータ内の先頭のＸバイト（例えば、１バイト、−船には
１≦Ｘ≦８）が、即バイパスルート（ＢＹＰＡＳＳ）を
通して、演算部（Ｅｌ）　２に送出される。

この時、該６４バイトデータ中の、各８バイト毎にフラ
グ（Ｆ）　１１を持ち、上記８バイトのムーブインか終
了する毎に、各フラグ（１）を′１“とする。

そして、６４バイトの総てのフラグ（１”）か“１゛と
なった時に、ムーブイン完了信号（Ｍｌ−Ｃ）をオンと
する。

この時点において、既に演算部（Ｅｌｌ）　２において
演算された結果を、バッファメモリ（ＢＳ）　ｌにスト
アする為のプライオリティ（Ｐ）か立てられ、上記パイ
プラインに投入され、Ｗサイクルにおいて、ＳＤＲ５に
セットされ、Ｓサイクルにおいて、ＢＤ［）！４を通し
て、バッファメモリ（ＢＳ）　１の当該エリアにストア
される。

この時の動作をタイムチャートで示すと、第７図の通り
となる。

本図において、 Ｐニブライオリティサイクル。

Ｔニアドレス変換バッファ（ＴＬＢ）　、及びバッファ
メモリのタグ部をアクセスするサイクル。

Ｂ：バッファサイクル。

Ｒ：演算結果か出力されるリザルトサイクル。

Ｗ；中央処理装置内レジスタへの書き込みサイクル。

Ｓ：バッファメモリ（ＢＳ）へのストアサイクル。

を示している。

先ずＰサイクルにおいて、ＦＣ１ｌｔ＆ＳＴ　ＲＥＱか
立ら、Ｔサイクルでバッファメモリ（ＩＩｓ）　ｌのタ
グ部を検索して、所望のデータが存在しないことが認識
されると、ＲサイクルにおいてＬｉｎｅ　Ｍｉｓｓｉｎ
ｇ　（ＬＭＤ）・となり、メモリ制御部（ＭＣＵ）を通
して、主記憶装置に対しプロノクフ二ッチ要求（ＭＳＲ
ＥＱ）を送出する。

その後、メモリ制御部、（ＭＣＵ）から何サイクル後に
データを転送すると云う信号が送られて（るので、その
タイミングに合わせて、バッファメモリ制御部内におい
て、ムーブインのプライオリティ（Ｐ）を立て、パイプ
ライン制御回路に投入する。

この時のオペレーシヨンはストアオペレーションである
ので、パイプライン制御回路においては、Ｐ、　Ｗ、　
Ｓの３ステージが基本動作となる。

従って、８バイト毎に、上記ｐ、ｗ、ｓのパイプライン
動作が実行され、第８回目のストアオペレーションが開
始された時点で、ムーブイン完了（上記、旧−Ｃ）とな
り、演算部（Ｅｌ）２での演算結果を、バッファメモリ
（ＢＳ）　１にストアする為のプライオリティ（Ｐ）が
立てられ、そのＷサイクルにおいて、該演算結果が演算
部（Ｅｌ）　２内のＯＷＲ２１から、５ＤＲ５にセット
され、Ｓサイクルにおいて、該ＳＤＲＳ乃）らＢＤＩｌ
’ｌ　４を通して、当該エリアにストアされることによ
り、一連のＩ＋ＣＨ＆ＳＴオペレーションが完了する。

次に、第６図の従来方式においては、主記憶装置からバ
ッファメモリ（ＢＳ）　ｌへのデータ転送が、ｎバイト
×ｍ回（ｎは正の整数１ｍは正の偶＃！ｙ、）で行われ
、２ｎバイト単位で同時に書き込まれる所に特徴がある
。　　。

本図において、第５図と同じ記号は、同じ対象物を示し
、特にムーブインレジスタとしてｌ’ｌｌＲＥＶＮ　３
１と、旧ＲＯ口Ｄ　３２が設けられ、バッファデータイ
ンレジスタとしてＢＤＩＲＥＶＮ　４１．ＢＤＩＲ００
口４２が設けられている所が異なる。

上記イミディエート命令によって、本図のようなバッフ
ァメモリからデータをフェッチ＆ストアしようとした時
、 （１）必要とするデータがバッファメモリ（ＢＳ）　１
にある場合には、上記ＦＣＩＩ＆ＳＴオペレーションが
パイプライン制御回路に投入されることにより、該フェ
ッチされたデータは、演算部（Ｅｌ）　２に送出さ　　
　　　１れ、当該演算が施された後、ＯＷＲ２１，ＳＤ
Ｒ’５を経て、［１０Ｉｔ？　ＥＶｆｌｌ　４１．又は
１３１）ＩＲＯＤＤ　４２の何れかを通して、バッファ
メモリ（ＢＳ）　ｌにストアされると共に、５ＴＢ６を
通して、主記憶装置（図示せず）へもストアされる。

（２）必要とするデータがバッファメモリＣＢＳ）　ｌ
にない場合、即ちＬｉｎｅ　Ｍｉｓｓｉｎｇ時には、該
ハフ７７メモリ（ＢＳ）　ｌかセットアソシアティブ方
式のバッファメモリであるので、６４バイトのブロック
フェッチか行われる。即ち、 メモリ制御部（ＭＣＩ）を通して、主記憶装置にプロ、
７クフエツナ要求を出し、６４バイトのフロ・／クデー
タを８バイト単位でムーブインする時、最初の８バイト
データの内のＸバイト　（例えは、■バイト一般にはＪ
≦Ｘ≦８）を、旧ＲＥＶＮ　３１．又は旧ＲＯＤＤ　３
２の何れかからバイパス通路（ＢＹＰＡＳＳ）を通して
、／Ａ算部（Ｅｌ）２に送出し、６４バイトデータの総
てのデータのムーブイン完了後、該バッファメモリ（Ｂ
Ｓ）　ｌに対する上記、１ｉｃＨ＆ＳＴオペレーション
のストア（ＳＴ）を行っていた。

具体的に述べると、通常主記憶装置からのムーブインさ
れる１ブロツクは、前述のように６４バイト境界の連続
した６４バイトからなり、バッフアメ。

モリ（ＢＳ）　ｌへの転送単位は８バイト境界の連続し
た８バイトであって、偶数、又は基数アドレスの８バイ
トと、続く奇数、又は偶数アドレスの８バイトのデータ
が、それぞれムーブインレジスタ（ＭＩＲＥＶＮ）　３
１．（旧ＲＯ口０）３２の何れかにセットされ、１６バ
イトデータに揃った時点において、マルチプレクサ３１
１，３２１．及びバッファデータインレジスタ（ＢＤＩ
ＲＥＶＮ）　４１．（ＢＤＩＲ０ＤＤ）　４２を通して
、ハフ　７アメモＩＪ　（Ｏ５）　１に第１回目の書き
込みが行われる。

以降同じ動作か繰り返されて、上記６４バイトのブロッ
クデータが、８回に分けられて、メモリ制御部（ＭＣＩ
Ｉ）からムーブインされ、結局１６ハイト×４回−６４
バイト の４回の書き込み動作によって、総てのブロックフェッ
チを完了していた。

上記ムーブイン動作時、最初の８バイトデータがムーブ
インレジスタ（ＭＩＲＥＶＮ）　３１．又は（旧ＲＯＤ
Ｏ）　３２にセットされると、該８バイトデータの内の
先頭のｘバイト　（例えは、１バイト、一般にはｌ≦Ｘ
≦８バイト）か、即バイパスルート（ＢＹＰＡＳＳ）を
通して、演算部（Ｅｔｌ）　２に送出される。

この時、該６４バイトデータ中の、各８バイト毎にフラ
グ（Ｆ）　１１を持ち、上記１６バイトのムーブインが
終了する毎に、各フラグ（Ｆ）を１゛とする。

そして、６４バイトの総てのフラグ（Ｆ）が１′となっ
た時に、ムーブイン完了信号（ＭＬＣ）をオンとする。

この時点において、既に演算部（Ｅｔｌ）　２において
演算された結果を、バッファメモリ（ＢＳ）　ｌにスト
アする為のプライオリティ（Ｐ）か立てられ、上記パイ
プラインに投入され、Ｗサイクルにおいて５ＤＲ５にセ
ットされ、Ｓサイクルにおいて、バッファデータインレ
ジスタ（ＩＩＤＩＲＥＶＮ）　４１．又は（ＢＤＩＲＯ
ＤＤ）　４２を通してバッファメモリ（ＢＳ）　Ｌの当
該エリアにストアされる。

この時の動作をタイムチャートで示すと、第８図の通り
となり、第７図と同じ記号は同じ処理を示している。

この方式においても、Ｌｉｎｅ　Ｍｉｓｓｉｎｇ（ＬＭ
Ｄ）時に、主記憶装置に対してブロックフェッチ要求（
ＭＳＲＥｕ）を送出し、バッファメモリ制御部内におい
て。

ムーブインのプライオリティ（Ｐ）を立て、パイプ。

ラインに投入する所迄は同じであるが、実行的にストア
オペレーションであるＰ、Ｗ、Ｓの各ステージからなる
該ムーブインオペレーションの動作が異なる。

、即ち、８バイト＋８バイト＝１６バイトが揃った所で
バッファメモリ（ＢＳ）　ｌへの書き込みが行われるの
で、１回の書き込みの為のデータが揃うのに２τかかる
。従って該ムーブインのプライオリティ（Ｐ）は２τ毎
にしか立たない。

従って、１６バイト　（即ち、８÷８バイト）毎に、上
記ｐ、ｗ、ｓのパイプライン動作が実行され、第４回目
のストアオペレーションが開始された時点で、ムーブイ
ン完了゛（上記、ＭＩ−Ｃ）となり、演算部（Ｅ［１）
　２での演算結果を、バッファメモリ（ＢＳ）　ｌにス
、アす、為、）７・うイオ’）　５−４　（Ｐ）ヵ、立
、らゎ、よ　　　　　　１のＷサイクルにおいて、該演
算結果が演算部（ＥＵ）２内のオペランドワードレジス
タ（０１ｎＲ）　２１から、ＳＤＲ５にセットされ、Ｓ
サイクルにおいて、バッファチータインレジ７！、　夕
（ＢＤＩＲＥＶＮ）　４１．又は（ＢＤ　ＩＲ０ＤＤ）
　４２を通して、当該エリアにストアされることにより
、一連のＦＣＨ″＆ＳＴオペレーションが完了する。

〔発明が解決しようとする問題点〕

従って、従来方式において、イミディエート命令を実行
して、バッファメモリ（ＢＳ）　１がＬｉｎｅ　Ｍｉｓ
ｓｉｎｇの時には、ｘバイトのオ、ペランドデータの演
算部（ＥＵ）　２への転送は、第１回目のムーブイン動
作時に、例えば該ムーブインされた８バイトデータの内
のｘバイト（ｌ≦Ｘ≦８）が、ムーフインレ’；スタ（
ＭＩＲ３，又はＭＩＲＥＶＮ　３１．又はＭＩＲ０ＤＤ
３２）からバイパスルート（ＢＹＰＡＳＳ）で行われる
か、演算結果のバッファメモリ（ＢＳ）　ｌへのストア
動作は、６４バイトのフロンクツエッチ完了後において
行われる為、該イミディエート命令の処理時間か長くな
ると云う問題かあった。

本発明は上記従来の欠点に鑑み、イミディエート命令で
、Ｌｉｎｅ　Ｍｉｓｓｉｎｇの時、ブロックフェッチデ
ータの先頭の８．又は１６ハイトのムーブイン後には、
既に該命令でＦ（ｊｌ＆ｓＴオペレーションの対象とな
るデータが、バッファメモリｌ：Ｂｓ）上に存在してい
ることに着目して、６４バイトのブロノクフ工７チの完
了を待たないで、前述の第１回目の８゜又は１６バイト
のムーブインの時に、該ムーブインデータ　（８，又は
１６バイト）と、演算結果のストアデータ　（Ｘバイト
）をマージ、　ｒｉｙ、いはマージ＆結合し、バッファ
メモリ（ＢＳ）に書き込むようにして、イミディエート
命令の処理時間の短縮を図る方法を提供することを目的
とするものである。

〔問題点を解決する為の手段〕

この目的は、あるメモリ番地の内容を読み出し、演算を
施した後、同一番地に書き込む形式の命令を、上記バッ
ファメモリ制御部内の連続処理によって実行するデータ
処理方式において、バッファメモリからのデータの読み
出しの際、必要とするデータがバッファメモリに存在し
なかった時、（１）主記憶装置から該バッファメモリに
ｎハイＦＸｍ回（ｎ、ｍは止の整数）の転送でムーブイ
ンされ、ｎバイト単位で書き込みが行われるｌブロック
データの先頭のｎバイトのデータの内、Ｘバイト（１≦
ｘ’；ｎ）のデータをバイパスして演算部に送出し、そ
の演算結果を、該演算部にバイパスしなかうた残りの（
ｎ−ｘ）バイトのデータとマージしてｎバイトデータと
し、上記バッファメモリに書き込む。

（２）　　王記憶装置から該バッファメモリにｎバイト
Ｘｍ回（ｎは正の整１．ｍは正の偶数）の転送でムーブ
インされ、２ｎバイト単位で書き込みが行われる１ブロ
ツクテータの先頭のｎバイトのデータの内のＸバイト（
１≦ｘ≦ｎ）のデータをバイパスして演算部に送出し、
その演算結果を、該演算部にバイパスしなかった残りの
（ｎ−ｘ）バイトのデータとマージして、且つ該マージ
後のｎバイトのデータと、次に送りれて（るｎバイトデ
ータとを結合した２ｎバイトを同時に、該バッファメモ
リに書き込む。

本発明のバッファメモリ制御方式によって達成される。

〔作用〕

即ち、本発明によれば、イミディエート命令を実行して
、Ｌｉｎｅ　Ｍｉｓｓｉｎｇか検出された時には、上記
ｉｔ　装Ｗからバッファメモリへのムーブインか、ｎバ
イト×ｍ回（ｎ、ｍは正の整数）の転送で行われ、且つ
該ｎバイト単位で書き込まれるようなバッファメモリ機
構においては、該ムーブインされた最初の、例えば８バ
イトデータの内の先頭のＸバイト（１≦ｘ５ｎ）のデー
タをバイパスして演算部に送出し、その演算結果を、該
演算部にバイパスしなかった残りの（ｎ　−ｘ）バイト
とマージしてバッファメモリに書き込むか、或いは該バ
ッファメモリへのムーブインがｎバイト×ｍ回（ｎは正
の整数１ｍは正の偶数）の転送でｎバイト単位に行われ
、且つ２ｎバイト単位で該バッファメモリに書き込まれ
るようなバッファメモリ機構の時は、上記マージ動作を
行った８バイトデータと、次４：　Ａ　−−）イアあわ
、きた、２、イ、７．−ヶと結合　　　　　１した２ｎ
バイトを同時にバッファメモリに書き込むようにしたも
のであるので、バッファメモリへの最初の８．又は１６
バイトの書き込み時に、該イミディエート命令の実行が
完了でき、その処理時間を権限的に短縮できる効果かあ
る。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例をフロック図で示したもので
あり、第２図は本発明の他の実施例をブロック図で示し
たものであり、　第３図は本発明を実施してイミディエ
ート命令を実行する時の動作をタイムチャートで示した
図であり、第５図、第６図、或いは第７図、第８図と同
し記号は同じ対象物、又は処理を示している。

本発明を実施して、イミディエート命令を実行する場合
においても、Ｌｉｎｅ　Ｍｉｓｓｉｎｇ時には、上記・
１．ｔ！装置からメモリ制御部（ＭＣＩ＋）を通して、
８バイト車位のムーブインが８回行われ、合計ｂ４バイ
トのフロソクフェノナか行われるが、その時、ムーフイ
ンレンスタ（旧１７３．旧１？　ｌ：ＶＮ　３ＬＭＩ１
７０１１１１３２）に当該８バイトのムーフインデータ
かセットされる動作は上記従来方式と同じであるので、
ここでは省略して、本発明の特徴である、上記ムーブイ
。

７Ｌ／ジスタ（１’１ｌＲ）　３．又は（ＭＩＲＥＶＮ
）　３１．（ＭＩＲ０１１０）３２からバッファデータ
インレンスタ（ＢＤＩＲ）　４゜又は（ＢＤＩＲｈＶＮ
）　４１．　（ＢＤ［Ｒ０ＤＤ）　４２　ニパフ７７　
）モリ（ＢＳ）　ｌに対するストアデータをマージ、或
いはマージ＆結合する動作を中心にして、第３図（イ）
、（ロ）のタイムチャートを参照しなから説明する。

最初、主記憶装置からバッファメモリにｎバイト×ｍ回
（ｎ、ｍは正の整数）の転送でムーブインされ、ｎバイ
トを位に書き込まれる場合について説明する。

前述のように、メモリ制御部（ＭＣＵ）から何サイクル
後にデータか転送されると五う信号が送りれてくるので
、そのタイミンクに会わせて、バッファメモリ制御部内
において、本発明のイミディエート命令を処理する為の
プライオリティ（Ｐ）を立てる。

そして、第１回目のプロソクフエソチテータ８バイトか
、Ｓサイクルにおいて旧Ｒ３にセントされると、先頭の
Ｘバイト（例えば、１バイト、一般には（１≦ｘ≦ｎ）
）がバイパスル−ト（ＢＹＰＡＳＳ）を通して、演算部
（ＥＩＪ）　２に送出される。（第３図（イ）■参照）
　　　− 該演算結果は、次のＲ／１）サイクルにおいて、演算部
（Ｅｌ）　２内のＯＷ）＋　２１にセットされ、Ｗサイ
クルで５ＤＲ５に移され、Ｓナイクルにおいて、マルチ
プレクサ３１１で、該演算部（１４０）　２に送出され
なかった残りの（ｎ−ｘ）バイトとマージされて、ＢＤ
ｌ）＋　４を通してバッファメモリＣＢＳ）１の当該エ
リアにセットされる。（第３図（イ）■参照）同時に、
該演算結果はストアバッファ（ＳＴＢ）　５を経由して
メモリ制御部（ＭＣＵ）に送出される。

又、上記Ｌｉｎｅ　Ｍｉｓｓｉｎｇの検出に伴う、第２
回目以降のプロ・ノクフエソナも継続して行われる。（
第３図（イ）■参照） 次に、主記憶装置からバッファメモリにｎバイトＸｍ回
（ｎは正の整数９ｍは正の偶数）の転送でムーブインさ
れ、２ｎバイトか揃った時点で、該バッファメモリ（Ｂ
Ｓ）　ｌに書き込みが行われる場合について説明する。

先ず、第１回目のブロックフェッチデータ８バイトか、
Ｓサイクルにおいてムーブインレジスタ（ＭＩＲＥＶＮ
）　３１．又は（ＭＩＲＯＤＤ＞　３２１．：セットさ
れ、該８バイトデータの内のＸバイト（１≦ｘ≦ｎ）が
、同時にバイパスルート（ＢＹＰＡＳＳ）を通して、演
算部（ＩＥＵ）　２に送出される。（第３図（ロ）■参
照）次に、第２回目のブロックフェッチデータ８パ゛イ
トが、Ｒ／Ｐサイクルにおいてムーブインレジスタ（Ｍ
ＩＲ０ＤＤ）　３２．又は（ＭＩＲＥＶＮ）　３１ニ（
＝　ソ卜される。（第３図（ロ）■参照） この時には、既に上記第１回目のブ町ツクフェッチデー
タ８バイトの内、上記Ｘバイトに対する演算結果か、演
算部（Ｅｌｆ）　２内のＯＷＲ２１に求められているの
で、次のＷサイクルにおいてＳＵＲ５にセットし、Ｓサ
イクルにおいて該演算結果はマルチプレクサ３１１．又
は３２１を通して、該演算部（Ｅｌ）　２に送出されな
かった残りの（ｎ−ｘ）バイトとマージし・、上記ムー
ブインレジスタ（旧Ｒ０１１０）　３２゜又は（旧ＲＥ
ＶＮ）　３１にセットされた次の８バイトデータは、マ
ルチプレクサ３２１．又は３１１を通して、それぞれバ
ッファデータインレジスタ（ＩＩＤＩＲ０ＤＤ）４２、
（ＢＤＩＲＥＶＮ）　４１にセットし、上記イミディエ
ート命令の演算結果とマージされた８バイトデータと、
次のムーブインされた８バイトデータとを結合して１６
ハイトデータとし、Ｍ１回目のバッファメモリ（ＢＳ）
　ｌに対するストアを、Ｓサイクルにおいて行うように
制御する。（第３図（ロ）■参照） 同時に、上記イミディエ−１・命令の演算結果は、スト
アバッファ（ＳＴＢ）　６を経由して、メモリ制御　　
部（ＭＣ［Ｉ）に送出される。又、上記Ｌｉｎｅ　Ｍｉ
ｓｓｉｎｇの検出に伴うフロックフェフチも＊ｔｃして
行われる。

（第３図（ロ）■参照） このように、本発明においては、イミディエート命令で
Ｌｉｎｅ旧ｓｓ　ｉｎｇの時、６４バイトのフロソクフ
ェノナの完了を待つことなく、１回目のブロックフェッ
チデータ（８バイト）と、演算結果（Ｘハ１ト）のマー
ジによって、８バイトのストアデータを作成するか、或
いは該マージした８バイトデータと、第２回目のブロッ
クフェッチデータ（８バイト）と結合して１６バイトの
ストアデータを作成することにより、最初のバッファメ
モリ（ＢＳ）に対するストア動作で、該イミディエート
命令の実行も完了する所に特徴かある。

〔発明の効果〕

以上、詳細に説明したように、本発明のバッファメモリ
制御方式は、イミディエート命令を実行して、Ｌｉｎｅ
　Ｍｉｓｓｉｎｇか検出された時には、上記・Ｌａ装置
からバッファメモリへのムーブインか、ｎバイト×ｍ回
（ｎ、ｍは正の整数）の転送で行われ、且つ該ｎバイト
単位で書き込まれるようなバッファメモリ機構において
は、該ムーブインされた最初の、例えば８バイトデータ
の内の先頭のｘバイト（１≦ｘ≦ｎ）のデータをバイパ
スして演算部に送出し、その演算結果を、該演算部にバ
イパスしなかった残りの（ｎ−ｘ）バイトとマー７して
バッファメモリに書き込むか、或いは該バッファメモリ
へのムーブインがｎバイト×ｍ回（ｎは正の４ｉ数２ｍ
は正の偶数）の転送でｎバイト単位に行われ、且つ２ｎ
バイト単位で該バッファメモリに書き込まれるようなハ
ソファメモリ機構の時は、上記マージ動作を行った８バ
イトデータと、次にムーブインされてきた８八イトデー
タと結合した２ｎバイトを同時にバッファメモリに書き
込むようにしたものであるので、バッファメモリへの最
初の８．又は１６バイトの書き込み時に、該イミディエ
ート命令の実行が完ｒでき、その処理時間を極限的に短
縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をフロック図で示した図。 第２図は本発明の他の実施例をフロック図で示した図。 第３図は本発明を実施して、イミディエート命令を実行
した時の動作をタイムチャートで示した図。 第４図は本発明か有効に機能するイミディエート命令の
命令体系を示した図。 第５図は１つの従来方式によって、イミディエート命令
を実行する時の関連機構をブロック図で示した図。 第６図は他の従来方式によって、イミディエート、命令
を実行する時の関連機構をブロック図で示した図。 第７図は第５図の従来方式によって、イミディエート命
令を実行する時の動作をタイムチャートで示した図。 第８図は第６図の従来方式によって、イミディエート命
令を実行する時の動作をタイムチャートで示した図。 である。 図面において、 １はバッファメモリ（ＢＳ）　、　２は演算部（ＥＵ）
　。 ２１はオペランドワードレジスタ（ＯＷＲ）　。 ３はムーブインレジスタ（ＭＩＲ）。 ３１はムーブインレジスタ（ＭＩＲＥＶＮ）。 ３２はムーブインレジスタＭＩＲｏｏｏ）、　　、　　
　　　　　　　　）４１はバッファデータインレジスタ
（ＢＤＩＲＥＶＮ）。 ４２はバッファデータインレジスタ（ＢＤＩＲ０ＤＤ）
。 ５はストアデータレジスタ（ＳＤＲ）　。 ６はストアバッファ（ＳＴＢ）　。 Ｐ、　’ｒ’、　Ｂ、　Ｒ，凱Ｓ、はパイプラインの各
ステージ。 をそれぞれ示す。 茅　　１　　図 茅　４　図 茶　５　図 ￥　６　区 茅　７　目 Ｊ−５」Ｌ Ｏ−ｃ Ｄｉｌ ＤＩＲ 茶　８　図 ヨ

Claims (2)

【特許請求の範囲】
1. （１）バッファメモリ機構を備えたデータ処理装置をで
   あって、あるメモリ番地の内容を読み出し、演算を施し
   た後、同一番地に書き込む形式の命令を、上記バッファ
   メモリ制御部内の連続処理によって実行するデータ処理
   方式において、上記バッファメモリからのデータの読み
   出しの際、必要とするデータがバッファメモリに存在し
   なかった時、主記憶装置から該バッファメモリにｎバイ
   ト×ｍ回（ｎ、ｍは正の整数）の転送でムーブインされ
   、ｎバイト単位で書き込みが行われる１ブロックデータ
   の先頭のｎバイトのデータの内、ｘバイト（１≦ｘ≦ｎ
   ）のデータをバイパスして演算部に送出し、その演算結
   果を、該演算部にバイパスしなかった残りの（ｎ−ｘ）
   バイトのデータとマージしてｎバイトのデータとし、上
   記バッファメモリに書き込むことを特徴とするバッファ
   メモリ制御方式。
2. （２）バッファメモリ機構を備えたデータ処理装置であ
   って、あるメモリ番地の内容を読み出し、演算を施した
   後、同一番地に書き込む形式の命令を、上記バッファメ
   モリ制御部内の連続処理によって実行するデータ処理方
   式において、上記バッファメモリからのデータの読み出
   しの際、必要とするデータがバッファメモリに存在しな
   かった時、主記憶装置から該バッファメモリにｎバイト
   ×ｍ回（ｎは正の整数、ｍは正の偶数）の転送でムーブ
   インされ、２ｎバイト単位で書き込みが行われる１ブロ
   ックデータの先頭のｎバイトのデータの内、ｘバイト（
   １≦ｘ≦ｎ）のデータをバイパスして演算部に送出し、
   その演算結果を、該演算部にバイパスしなかった残りの
   （ｎ−ｘ）バイトのデータとマージして、且つ該マージ
   後のｎバイトのデータと次に送られてくるｎバイトデー
   タとを結合して、２ｎバイトを同時に、該バッファメモ
   リに書き込むことを特徴とするバッファメモリ制御方式
   。