JP2511978B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に係り、特に分岐命令を含
む命令を処理するデータ処理装置に関する。

〔従来の技術〕

分岐命令の処理を高速化するものの１つに分岐先連想
記憶がある。これは、命令列を先読みする際に、先読み
アドレスを入力として、先読みされる命令列の中に含ま
れる分岐命令（もしもあれば）の分岐先のアドレスを連
想出力するものである。

分岐先連想記憶が分岐先のアドレスを連想出力した
（hit）場合は、先読みされる命令列の中に分岐命令が
あり、随の分岐命令が，分岐先連想記憶が出力した分岐
先のアドレスに分岐すると予測される。この時、次の命
令の先読みとしては、今先読みされた命令列の直後の命
令列ではなく、この分岐先のアドレスが指す分岐先命令
列を先読みさせることにより、分岐命令の処理が高速化
される。

分岐先連想記憶が分岐先のアドレスを連想出力しなか
つた（nohit）場合は、先読みされる命令列の中に分岐
命令がないか、又は、あつたとしてもその分岐命令は分
岐しないと予想される。この時には、命令の先読みは、
今先読みされた命令列の直後の命令に対して行われる。

この技術は、たとえばコンピユータ・ジヤーナル15
（1972）42頁−50頁（R.N.Ibbett.The MU5 instruction
pipeline,The Computer Joutnal 15）Feb.1972）,42−
50）に記載されている。

〔発明が解決しようとする問題点〕

分岐先連想記憶を用いると問題が発生する場合があ
る。

命令バツフアが３面ある場合を考える。

命令バツフアは、通常１面を使つて命令の先読みを行
う。先読みされた命令は命令バツフアより順次読み出さ
れ、デコードされていく。ある定められたバイト数以上
の命令がデコードされると、空き部分（デコードが終つ
た命令のあつた部分）に後続の命令が先読みされ、常に
命令が先読みできるようにする。

命令のデコード中に、分岐命令が出現すると、分岐先
の命令は分岐命令が格納されていた命令バツフアとは異
なる（異なる面の）命令バツフアに、格納される。

分岐先連想記憶が分岐先アドレスを出力した時にも、
分岐先の命令は分岐命令が格納されていた命令バツフア
と異なる命令バツフアに格納される。

分岐命令が出現すると１時的に複数面の命令バツフア
が使用されていることになる。しかし、分岐命令の判定
が下ると不必要な命令バツフアは解放される。分岐が不
成立の時は、分岐先の命令が格納されていた命令バツフ
アが解放され、分岐が成立の時には、分岐命令が格納さ
れていた命令バツフアが解放される。解放された命令バ
ツフアはその後、分岐命令が出現した時に分岐先の命令
を格納するために使われる。

第４図のような命令列で問題が発生する。第４図で
は、104番地,10C番地,204番地に分岐命令（Br）があ
る。今、３つある命令バツフアの１つを使つて命令が先
読みされているとする。100番地から107番地の命令列が
先読みされてその命令バツフアに格納されたとする。

この時、分岐先連想記憶はno hitとする。すなわち、
この命令列の中には分岐する分岐命令はないと予想され
ている。分岐先連想記憶はno hitなので、次に、108番
地10F番地の命令列が先読みされ、上と同じ命令バツフ
アの空き部分に格納される。

この時、命令列の先読みに際して分岐先連想記憶はhi
tになるとする。すなわち、この命令列の中には分岐す
る分岐命令があると予測されている訳である。分岐先連
想記憶は200を出力したとする。分岐先連想記憶はhitな
ので、次には、110番地から117番地の命令列に替つて、
200番地から207番地の命令列が先読みされ、100番地か
ら10F番地の命令列が格納されている命令バツフアとは
異なる命令バツフアに200番地から207番地の命令列が格
納される。

この時、すなわち、200番地から207番地の命令列が先
読みされる時、分岐先連想記憶はhitとし、520を出力し
たとする。分岐先連想記憶はhitなので、次に520番地か
ら527番地の命令列が先読みされ、上述の２面の命令バ
ツフアとは異なる命令バツフアに格納される。

さて、このように３面の命令バツフアがすべて使用中
の状態で、100番地からの命令デコードが進んでいくと
する。そして、104番地の分岐命令がデコードされる
が、この分岐命令のデコードを完了するためには、この
分岐命令の分岐先の命令列を先読みとして格納する命令
バツフアが必要である。しかし、３面の命令バツフアは
すべて使用中である。よつて、この分岐命令のデコード
が開始できず、そうなると、その後続にある204番地,52
0番地の分岐命令のデコードも開始できない。デコード
が開始されないので204番地,520番地の分岐命令の判定
も完了せず、３面の命令バツフアのいずれも解放される
ことはない。故に、104番地の分岐命令のデコードは永
久に完了せず、デツドロツク状態となる。これは問題で
ある。

本発明の目的は、このデツドロツク状態を回避するこ
とである。

〔問題点を解決するための手段〕

上記目的は次のようにすれば達成される。

すなわち、命令の解読，実行に先立つて１つ以上の命
令を先読みし格納しておく１つ以上の命令バツフアを有
し、分岐命令の分岐先アドレスを記憶し、分岐命令の解
読に先立つて、分岐する分岐命令があると予測される時
には、上記分岐先アドレスを出力する分岐先連想記憶
と、上記分岐先連想記憶が出力した分岐先アドレスに基
づいて分岐先の１つ以上の命令を読出して命令バツフア
に格納する手段を有するデータ処理装置において、一時
退避レジスタを設け、分岐命令の先読み時には、上記分
岐先連想記憶が、分岐先アドレスを出力しなかつたが、
命令の解読時に分岐命令であることが判明した時に、す
べての命令バツフアが使用中である場合には、上記分岐
命令の分岐先アドレスを上記一時退避レジスタに保持さ
せ、上記分岐命令の後続の命令を解読させる手段と、使
用中であつた命令バツフアが未使用になつた時、上記一
時退避レジスタに保持させる分岐先のアドレスに基づい
て分岐先の命令列を読み出して、上記未使用となつた命
令バツフアに格納させる手段を設ければ良い。

〔作用〕 上記手段を新たに設けることにより、〔発明が解決し
ようとする問題点〕で述べた104番地の分岐命令がデコ
ードされる時、この分岐命令の分岐先のアドレスを一時
退避レジスタに保持させて、この分岐命令のデコードは
完了し、後続の命令を解読させるので、デツドロツク状
態になることはない。

〔実施例〕

以下、本発明の実施例を第１図〜第６図を用いて説明
する。

第１図は先行制御装置の構成図、第２図は全体構成
図、第３図は分岐先連想記憶の構成図、第４図は命令列
の例、第５図は命令バツフア制御回路組合せ論理の構成
図、第６図はタイムチヤートである。

まず、第２図を用いて全体構成を説明する。

全体は次の４つから構成される。

（１）先行制御装置（2002）：命令の先行読み出し（先
読み），命令語の解読，命令が参照するメモリのアドレ
ス計算，主記憶へのメモリ参照の起動，演算装置の起
動，分岐先連想記憶の起動を行う。詳細は第１図を用い
て後述する。

（２）演算装置（2006）：先行制御装置から起動されて
演算を行う。先行制御装置からの起動は信号線2022を介
して行われる。起動される命令が分岐命令の時はIBR＃,
DC＃信号を介して付加情報が送られる。分岐命令が起動
されるとその判定結果によりTKN信号線（判定成立時）
又はNIKN信号線（判定不成立時）が立つ。またその時、
IBR＃,DC＃信号線を介して送られた付加情報はそのまま
IBR＃″,DC＃″信号線で返送される。IBR＃,DC＃の詳細
は後述する。必要なメモリデータは主記憶（2004）から
送られる。主記憶からのデータ転送に関するインターフ
エイスは本発明の実施例には直接関連がないので、信号
線2030と記すにとどめる。

（３）主記憶（2004）：命令，データを記憶するメモリ
である。IFA信号線2010,TA信号線2012,PTA信号線2016か
らアドレス（番地）が送られるとはその番地からその番
地＋７までの命令列（８バイト）をIDATA信号線2018に
送出する。命令語はすべて４バイトとする。故に２命令
を送出する。送出時、アドレスが送られた時のIBR＃,IB
Rl信号線2014の値とHT信号線2032の値とをそのままIBR
＃′,IBRl′,HT′信号線2020に送出する。実施例の説明
には、データの参照は関係ないので、演算装置との間の
データに関するインターフエイスは信号線2030を記すに
とどめる。

（４）分岐先連想記憶（2000）：分岐命令のアドレスと
分岐先のアドレスとの組を記憶する連想記憶である。詳
細は第３図を用いて後述する。次に、第１図を用いて先
行制御装置の内部構成を説明する。

1002,1004,1006は３面の命令バツフア（３面×16バイ
ト）である。各面の命令バツフアは低位部（ｌ）と高位
部（ｈ）（各８バイト）からなる。IDATA信号線から送
られてくる命令列（８バイト）はこの３面の中の低位部
又は高位部の１カ所に格納される。どこに格納されるか
はIBR＃′,EBRl′信号線2020から送られてくる。命令バ
ツフア選択回路はそれを調べて格納させるべき１カ所に
格納する。なお、その際、HT′，信号線が「１」の時
は、命令バツフアに対応する分岐先連想記憶用命令バツ
フアフラク1018,1028,1038に（後述）が「１」の場合の
み格納を行い、「０」の場合はどこにも格納しない。

1042は現在解読中の命令を保持する命令レジスタIR、
1044及び1046は現在IRにある命令でどの面の命令バツフ
アから切り出されたかを示すレジスタDC＃及び命令バツ
フアのどの位置（バイト位置）から切り出されたかを示
すレジスタDCΔである。

アライナ1008は命令バツフアより命令を切り出して命
令レジスタに格納する。どの命令バツフアから切り出す
かはDC＃信号1072によつて与えられ、どの位置から切り
出すかはDCΔ信号をNotした値によつて与えられる。Gat
e1176は、前の命令のデコードが完了した時（すなわ
ち、Br End＋Other Endの時）のみ、その値をアライナ
に与える。前の命令のデコードが完了しないと次の命令
のIRへの格納は行われない。

1050は分岐命令判定回路、1052は命令が参照するメモ
リのアドレスを計算するアドレス計算機、1054は命令を
解読する解読器である。解読器はデコードが分岐命令以
外のデコードが完了すると、Other End信号を「１」に
する。

1060は先読みする命令列の先頭アドレスを保持するIF
Aレジスタ、1058はそのアドレスのインクリメンタであ
る。インクリメンタは２単位時間後にインクリメント値
を出力する。

IBRl信号線2014は、IFA信号線2010のアドレスで読み
出される命令列が命令バツフアの低位部に格納すべきと
き「１」となる。この信号はIFAレジスタの第３ビツト
を反転してつくられる。

また、分岐先連想記憶がhitした時にもこの信号は
「１」となる。

IBR＃信号線については後述する。1010〜1038は命令
バツフア制御用の状態フラグ群であり、1056は命令バツ
フア制御用の組合せ論理である。後者については、詳細
は第５図を用いて後述する。前者については以下で説明
する。

命令バツフア制御用の状態フラグ群は次の３種類から
構成される。

（１）ビジー・フラグBS0,BS1,BS2（1010,1020,103
0,）:3面ある命令バツフアに対応して３つある。「１」
である時はその命令バツフアが使用中であることを示
し、「０」である時は未使用であること示す。

（２）分岐先連想記憶HitフラグH0l,H0h,H1l,H1h,H2l,H
2h（1012,1014,1022,1024,1032,1034）:3面、低位部・
高位部からなる命令バツフアに対応して６つある。
「１」である時は、命令バツフアのその部分の命令列の
先読み時に分岐先連想記憶がhitしたことを示し、
「０」である時は▲▼（no hit）であつたことを
示す。「１」であるのは、命令バツフアのその部分に読
み出された命令列の中に分岐する分岐命令があると予測
されている時である。

（３）分岐先連想記憶用命令バツフアフラグT0,T1,T2
（1018,1028,1038）:3面ある命令バツフアに対応して３
つある。「１」である時は、その命令バツフアが、分岐
先連想記憶が出力した分岐先のアドレスに基づいた命令
列を格納するための命令バツフアであることを示す。
「０」である時は、そうではなく、分岐命令を先読みす
る時には分決先連想記憶はhitしておらず、解読中に分
岐命令であることが判明して、その分岐命令の分岐先の
命令列を格納するために使う命令バツフアであることを
示す。

更に、先行制御装置内には、一時退避レジスタTA sav
e9178,セレクタ9180,Sフラグ9186,SetTA save信号線918
2,Reset S信号線9184,S信号線9188がある。Ｓフラグ
は、一時退避レジスタに分岐先アドレスを保持中ならば
「１」となるフラグである。

次に、第３図を用いて分岐先連想記憶の内部構成を説
明する。

分岐先連想記憶は上述したように、分岐命令のアドレ
スと分岐先のアドレスの組を記憶している。分岐命令ア
ドレスはPIC part 3002に、分岐先アドレスはPIA part
3004にそれぞれ記憶される。IFA信号線2010から先読み
アドレスが送られて来ると、分岐先連想記憶のHit Dete
cter3000は、そのアドレスで先読みされる範囲（幅８バ
イト）内に、PIC partの分岐命令アドレスがあるか否か
を検索し、あればHIT信号線1172に「１」を出力し、PTA
信号線2016にその分岐命令アドレスに対応する分岐先の
アドレスを出力する。なければHIT信号線に「０」を出
力する。

PTA信号線は主記憶に転送される一方で、分岐先連想
記憶のHit Detecterにも入力されるのでPTA信号線に分
岐先アドレスが出力された時には、IFA信号線2010から
先読みアドレスが送られた時と同一の動作をする。

分岐先連想記憶がHit Detecterで行う検索は従来の技
術で構成可能であり、Hit Detecterを含めた分岐先連想
記憶のこれ以上の詳細な説明は実施例の説明には関連な
いので割愛する。

次に、命令バツフア制御組合せ論理1056を、第５図を
用いて説明する。

この組合せ論理の入力としては、上述した命令バツフ
ア制御用の状態フラグ群３種と、HIT信号線Br Inst信号
線、DC＃信号線,DCΔ信号線,IBRl信号線,S信号線,TKN,N
TKN,DC＃″,IBR＃″の各信号線がある。

この組合せ論理の中には、真理値表（「１」は真，
「０」は偽，「−」はdon't careを表わす）でその機能
を記述した論理5000〜5006と、論理式でその機能を記述
した論理10008,5010〜5022,10024,5026〜5038,10040,54
02〜5054,10056〜10060がある。以下、順に説明する。

（１）O1,All BS生成論理（5000）:O1は、ビジー・フラ
グBS0,BS1,BS2のうち「０」である最初の番号を示す。A
ll BSはビジー・フラグが３つ共「１」であることを示
す。

（２）O2,All Not T生成論理（5000）:O2は、分岐先連
想記憶用命令バツフアフラグT0,T1,T2のうち「１」であ
る最後の番号を示す。All Not Tはこのフラグが３つ共
「０」であることを示す。

（３）IBR＃信号生成論理（5004）:IBR＃は、新規にビ
ジーフラグを「１」にした時、すなわち、後述するSet
BSO,Set BS1,Set BS2のいずれかが「１」の時、その番
号を示す。そうでない時は、DC＃信号線1072の値を示
す。

（４）DCl信号生成論理（5006）:DClは、現在命令レジ
スタIRに格納されている命令が命令バツフアの低位部か
ら切り出されたか、高位部から切り出されたかを示す。
「１」ならば低位部、「０」ならば高位部を示す。

この信号は、現在IRにある命令が命令バツフアのどの
位置から切り出されたかを示すDCΔ信号線の値からつく
られる。

（５）Set TA save生成論理（10058）:Set TA save信号
はTA saveレジスタのセツトパルスであり、TA saveレジ
スタのデコード中の分岐命令の分岐先アドレスを保持さ
せ、同時にＳフラグを「１」にする。Set TA save信号
が「１」になるのは、分岐先連想記憶がhitしていない
分岐命令のデコード時（Br Inst・）かつ、この分岐
命令の分岐先命令列を格納するための命令バツフアが無
い時（All BS）である。

（６）Set BS0,Set BS1,Set BS2生成論理（1008,10024,
10040）:Set BS0,Set BS1,Set BS2信号線1082,1102,112
2はビジーフラグBS0,BS1,BS2のセツト信号である。この
信号は10008,10024,10040の論理で生成される。この論
理の意味は分岐先連想記憶がhitした時、又は、分岐命
令がデコード中であり、かつその分岐命令が先読みされ
た際には分岐先連想記憶がhitしていなかつた時、又
は、Ｓフラグが「１」の時（すなわち、Hit＋Br Inst・
＋Ｓの時）、使用中でない命令バツフアがある（All
BS）ならば、O1によつて定められる命令バツフア（O1＝
０ならiBR0,O1＝１ならiBR1,O1＝２ならiBR2）を割当て
ることができる。

この論理により命令バツフアのいずれかが使用中でな
くなつた（All BS）時、一時退避レジスタが分岐先アド
レスを保持中（Ｓ）ならば、使用中でなくなつた命令バ
ツフアに対応するSet BS0又はSet BS1又はSet BS2が
「１」となり、命令バツフアが割り当てられる。

なお、ここでＨが、Ｈ生成論理によりつくられる。DC
＃は現在デコード中の命令があつた命令バツフアの番号
を示し、DClはその命令が命令バツフアの低位部にあれ
ば「１」、高位部にあれば「０」となる。したがつて、
現在デコード中の命令が命令バツフアＸ（＝0,1,2）に
あつたとすれば、Ｈ＝HXl・DCl＋HXl・▲▼とな
る。更に命令バツフアの低位部にあつたとすればＨ＝HX
l（Ｘ＝0,1,2）となり、Ｈは、その命令が読み出された
時に分岐先連想記憶がhitしたか否かを表わすことにな
る。また、命令バツフアの高位部にあつたとしてもＨ＝
HXh（Ｘ＝0,1,2）となり、Ｈは同様の意味を表わすこと
になる。

（７）Reset S生成論理（10060）:Reset S信号9184はＳ
フラグを「０」にする信号である。この信号は、一時退
避レジスタが分岐先アドレスを保持中（Ｓ）に、命令バ
ツフアが割りあてられた（Set BS0,Set BS1又はSet BS2
が「１」）時に「１」となる。この信号は、セレクタ91
80にも達しており、セレクタ9180はこの信号が「１」の
時のみTA saveレジスタの値をTA信号線に送出する。こ
の時、IBR＃,IBRl信号線には「割り当てられた命令バツ
フア番号」と「１」が送出され、分岐先命令列はこの命
令バツフアに格納されることになる。

（８）Reset BS0,Reset BS1,Reset BS2生成論理（5010,
5026,5042）:Reset BS0,Reset BS1,Reset BS2はビジー
・フラグBS0,BS1,BS2のリセツト信号である。この信号
は5010,5026,5042の論理で生成される。各論理式は、分
岐判定が演算器で下つて、分岐成立であり、その分岐命
令の格納されていた命令バツフアが第0,第1,第２番目で
あつた（TKN・（DC＃″＝０）,TKN・（DC＃″＝１）,TK
N・（DC＃″＝２））か、又は、分岐不成立であり、そ
の分岐命令の分岐先の命令が格納されている命令バツフ
アが第0,第1,第２番目であつた（NTKN・（IBR＃″＝
０）,NTKN・IBR＃″＝１）,NTKN・（IBR＃″＝２））時
に「１」となる。

（９）Set H0l,Set H0h,Set H1,Set H1h,Set H2l,Set
H2h生成論理（5012,5016,5028,5032,5044,5048）:Set
H0l,Set H0h,Set H1,Set H1h,Set H2l,Set H2h信号線
は、分岐先連想記憶HitフラグH0l,H0h,H1,H1h,H2l,H2
hのセツト信号である。この信号は、分岐先連想記憶がh
itであり、その式、読み出そうとしていた命令が格納さ
れる命令バツフアが、セツトしようとしている分岐連想
記憶Hitフラグに対応する命令バツフアの、対応する低
位部又は高位部であることを示す。

（10）Reset H0l,Reset H0h,Reset H1,Reset H1h,Res
et H2l,Reset H2h生成論理（5014,5018,5030,5034,504
6,5050）:Reset H0l,Reset H0h,Reset H1,Reset H1h,
Reset H2l,Reset H2h信号線は、分岐先連想記憶Hitフラ
グのリセツト信号である。この信号は分岐先連想記憶が
▲▼であり、その時、読み出そうとしていた命令
が格納される命令バツフアが、リセツトしようとしてい
る分岐先連想記憶Hitフラグに対応する命令バツフア
の、対応する低位部又は高位部であることを示す。

（11）Set T0,Set T1,Set T2生成論理（5020,5036,505
2）:Set T0,Set T1,Set T2は分岐先連想記憶用命令バツ
フアフラグT0,T1,T2のセツト信号である。この信号は、
分岐先連想記憶がhitして、その時、対応するビジー・
フラグをセツトしていることを示す。

（12）Reset T0,Reset T1,Reset T2生成論理（5022,503
8,5054）:Reset T0,Reset T1,Reset T2はT0,T1,T2のリ
セツト信号である。この信号は、対応するビジー・フラ
グが「１」にされる時で、その時IRに格納されているの
が分岐命令であるがその分岐命令を読み出す時、分岐先
連想記憶がhitしていない場合（Br Ins・・Set BS0,B
r Inst・・Set BS1,Br Inst・・Set BS2）、又は対
応するビジー・フラグが「０」にされる場合（Reset BS
0,Reset BS1,Reset BS2）に「１」となる。

（13）Br End生成論理（10056）:Br End信号は分岐命令
のデコードが完了したことを示す。この信号は分岐命令
がデコードされる（Br Inst）と「１」となる。

次に、実施例の動作を、第４図の命令列を処理した時
を例に、第6A〜Ｄ図のタイムチヤートを用いて説明す
る。

まず、4006の命令列は命令バツフアIBROl,IBROhに読
み出されて処理されているとする。また、分岐先連想記
憶は（分岐命令アドレス，分岐先アドレス）の組が（10
C,200），（204,520）の２組を記憶しているとする。ビ
ジー・フラグBS0は「１」であり、DC＃は「０」であ
る。時刻T0でIFAレジスタに100が格納されたとする。

IFA信号を介して、主記憶と分岐先連想記憶に100が送
られ、主記憶には同時にIBR＃,IBRl信号線を介して
「０」，「１」が送られる。主記憶は３単位時間後のT3
に、IDATA信号を介して100〜107番地の命令列を返送
し、同時にIBR＃′,IBRl′信号線を介して「０」，
「１」の返送する。命令バツフア選択回路1000はこの
「０」，「１」を見て、時刻T4において命令バツフアIB
R0lにこの命令列を格納する。一方、分岐先連想記憶
は、IFA信号線で100が送られてくるが、100〜107の範囲
を分岐命令のアドレスとして持つ組は記憶していないの
で、Hit信号線1172を介して時刻T1に「０」を返送す
る。

この時、先行制御装置では、論理5014は「１」となる
ので、H0lは時刻T2より「０」となる。

IFAレジスタ中の100はインクリメンタ1058で＋８さ
れ、108は時刻T2でIFAレジスタに格納される。

IFA信号を介して、主記憶と分岐先連想記憶に108が送
られ、主記憶には同時にIBR＃,IBRl信号線を介して
「０」，「０」が送られる。主記憶は３単位時間後のT5
に、IDATA信号線を介して108〜10F番地の命令列を返送
し、同時にIBR＃′,IBRl′信号線を介して「０」，
「０」を返送する。命令バツフア選択回路1000はこの
「０」，「０」を見て、時刻T6に命令バツフアIBR0hに
この命令列を格納する。一方、分岐先連想記憶は、IFA
信号線で108が送られてくるが、108〜10Fの範囲の分岐
命令のアドレスの組（10C,200）を持つのでHiT信号線、
PTA信号線を介して「１」,200を返送する。

この時、先行制御装置では、Set BS1信号線,Set T1信
号線,Set H0h信号線が「１」となるので、BS1,T1,H0hが
時刻T4で「１」になる。

PTA信号線上の200は、時刻T3より主記憶と分岐先連想記
憶に送られ、主記憶には同時にIBR＃,IBRl,HT信号線を
介して「１」，「１」，「１」が送られる。主記憶は３
単位時間後のT6に、IDATA信号線を介して200〜207番地
の命令列を返送し、同時にIBR＃′,IBRl′,HT′信号線
を介して「１」，「１」，「１」を返送する。命令バツ
フア選択回路1000はこの「１」，「１」，「１」及びT1
の値「１」を見て、時刻T7において、命令バツフアIBR1
にこの命令列を格納する。一方、分岐先連想記憶では
PTA信号線を介して200が送られてくる。分岐先連想記憶
は200〜207の範囲の分岐命令のアドレスの組（204,52
0）を持つので、HiT信号線,PTA信号線を介して「１」,5
20を返送する。

PTA信号線上の520は時刻T4より主記憶と分岐先連想記
憶に送られ、主記憶には同時にIBR＃,IBRl,HT信号線を
介して「２」，「１」，「１」が送られる。

この時、先行制御装置では、Set BS2信号線,Set T2信
号線,Set H1信号線が「１」となるので、BS2,T2,H1
が時刻T5で「１」になる。

BS0,BS1,BS2とも時刻T5では「１」となるので、All B
S信号も「１」となる。一方T0,T1,T2は、それぞれ
「０」，「１」，「１」なのでAll Not T信号は「０」,
O2信号は２となる。

さて、命令レジスタIRには、命令列4006の命令で100
番地より前の命令が時刻T5以前に格納されてデコードさ
れているとする。そして、時刻T5においては100番地の
命令がIRに格納され、デコードされ、時刻T6において10
4番地の分岐命令がIRに格納されるとする。この時、CD
＃信号は0,DCΔ信号は４である。

分岐命令なので、Br Inst信号は「１」となる。この
分岐命令に対しては分岐先連想記憶がhitしていないの
でＨは「０」であり、命令バツフアが空いていない（Al
l BS）なので、Set TA save信号が「１」となる。これ
により、TA saveレジスタにはアドレス計算器の出力す
る800が格納され、Ｓフラグは「１」になる。また、Br
End信号は「１」であり、DC End信号も「１」となる。
これにより、分岐命令の次の命令がIRへ格納されてデコ
ードが開始される。

また、DC＃は「０」となり、DClは「４」となる。

このように、104番地の分岐命令はデコードが完了
し、デツドロツク状態とはならない。

時刻T8でこの分岐命令の判定が行われ、TKN信号が
「１」になるとする。この時、DC＃″は「０」となる。

これにより、Reset BS0信号が「１」となり、時刻T9
よりBS0は「０」となる。

Ｓフラグが「１」であり、BS0が「０」であるのでT9
よりSet BS0が「１」となりReset Sも「１」となる。Se
t BS0が「１」なのでIBR＃は「０」である。

Reset Sにより時刻T10よりＳフラグは「０」となり、
時刻T9よりTA saveレジスタの値800はTA信号線に送出さ
れる。IBR＃は「０」なのでTA信号線に基づいて読み出
された命令列はIBR0に格納されることになる。

このように、使用中であつた命令バツフアが未使用に
なつた時、一時退避レジスタに保持されていた分岐先ア
ドレスに基づいて命令列の読みが行われ、命令列はその
未使用になつた命令レジスタに格納される。

この一時退避レジスタを用いる方法は、分岐先連想記
憶を用いていないデータ処理装置にも適用できる。

すべての命令バツフアが先行する分岐命令の分岐先の
命令列を格納するために使用中であり、その分岐命令の
判定が下つていない間に、別の分岐命令のデコードが開
始されたとする。この分岐命令のデコードは保留してい
おいてもデツドロツク状態ではない（先行する分岐命令
の判定は必ず下るから）が、保留中はデコード処理が止
まるという問題がある。この時、上述したように、この
分岐命令の分岐先のアドレスを一時退避レジスタに保持
させて、分岐命令のデコードは完了させて、後続命令の
デコードを行う。いずれかの分岐命令の判定が下り、命
令バツフアのいずれかが使用中でなくなつた時点で、一
時退避レジスタ中の分岐先アドレスで分岐先命令列を読
み出し、その命令バツフアに格納すれば良い。

この一時退避レジスタを設ける方法は、分岐先連想記
憶がhitして分岐先アドレスを出力した時で、これに基
づく分岐先命令列を格納するための命令バツフアが無い
時にも、用いることができる。この時、分岐先アドレス
を一時退避レジスタに保持させておき、命令バツフアの
いずれかが使用中でなくなつた時点で、一時退避レジス
タ中の分岐先アドレスで分岐先命令列を読み出せば良
い。

以下で第７〜10図を用いて説明する。

第７図は第１図を変形したものであり、Ｓフラグ1118
6,Set PTA信号線11182,Reset S信号線11184,S信号線111
88が新規に加わつている。Ｓフラグは一時退避レジスタ
に分岐先アドレスが保持中の時「１」となるフラグであ
る。

第８図は第２図を変形したものであり、Set PTA,Rese
t S信号線11182,11184が新規に加わつている。

第９図は第３図を変形したものであり、一時退避レジ
スタPTA saveレジスタ3006とセレクタ3008を新規に加え
たものである。

第10図は第５図を変形したものであり、論理式14008,
14024,14040,14056は第５図の10008,10024,10040,5056
に変更を加えてあり、論理式14058,14060は新規であ
る。

論理14058により、分岐先連想記憶がhitして分岐先ア
ドレスを出力した時で、これに基づく分岐先命令列を格
納するための命令バツフアが無い時（Hit All BSの
時）、Set PTA信号が「１」になる。この時Set PTA信号
はPTAレジスタ13006のセツトパルスとなつて、PTAレジ
スタは分岐先連想記憶の出力した分岐先アドレスを保持
する。同時にＳフラグを「１」にする。

論理14008,14024,14040により、命令バツフアのいず
れかが使用中でなくなつた 時、一時退避レジスタが分岐先アドレスを保持中ならば
（Ｓ）、使用中でなくなつた命令バツフアに対応するSe
t BS0又はSet BS1又はSet BS2が「１」となり、命令バ
ツフアが割り立てられる。その時、論理14060はReset S
信号11184を「１」にし、Ｓフラグを「０」にする。同
時にReset S信号はセレクタ13008に達しており、セレク
タ13008はこの信号が「１」の時のみPTA saveレジスタ
の値をPTA信号に送出するので、分岐先アドレスは主記
憶に送出される。

故に、命令バツフアのいずれかが使用中でなくなつた
時点で、一時退避レジスタ中の分岐先アドレスで分岐先
命令列を読み出せる。

上記の実施例では一時退避レジスタを用いていたが、
それを用いない方法もある。すなわち、命令バツフアが
すべて使用中に、命令の先読み時に分岐先連想記憶がhi
tしなかつた分岐命令がデコードされようとした場合に
は、分岐先連想記憶の出力した分岐先アドレスに基づい
て読み出した分岐先命令列を格納するために既に確保し
てある命令バツフアを横取りするのである。この横取り
した命令バツフアを、デコード中の分岐命令の分岐先命
令列の格納用に使うのである。

以下、第11図，第12図を用いて説明する。

第11図は、第１図から不要な部分を削除したものであ
り、第12図は、第５図に変更を加えたものである。

第11図では、第１図にはあつたTA saveレジスタ9178,
セレクタ9180,Sフラグ9186,Set TA save信号線9182,Res
et S信号線9184はなくなつている。

第12図では、第５図の論理10008,10024,10040,10056
が論理5008,5024,5040,5056で置き換えられ、Set TA sa
ve生成論理10058,Reset S生成論理10060は削除される。

変更が加えられた論理のうち、5008,5024,5040はそれ
ぞれSet BS0,Set BS1,Set BS2の生成論理である。各論
理式とも２つの項からなる論理和である。第１項では、
分岐先連想記憶がhit（HiT）時に命令バツフアが全部は
使用中ではない ならば、O1によつて選ばれる使用中でない命令バツフア
（Ｏ＝０ならiBR0,O1＝１ならiBR1,O1＝２ならiBR2）を
割当てる。第２項では、分岐命令でデコード中であり、
かつ、その分岐命令を先読みする時に分岐先連想記憶が
hitしていなかつた。（Br Inst・）時には、命令バツ
フアが全部は使用中ではない ならば、O1によつて選ばれる使用中でない命令バツフア
を割り当て、命令バツフアが全部使用中である（All B
S）ならば、その使用中の命令バツフアの中に、分岐先
連想記憶の出力した分岐先アドレスに基づいて読み出し
た分岐先命令列を格納するために確保した命令バツフア
があれば O2によつて定められる命令バツフアを割り当てている。

この変更により、命令バツフアがすべて使用中（All
BS）に、命令先読み時に分岐先連想記憶がhitしなかつ
た分岐命令がデコートされようとした場合（Br Inst・
）には、分岐先連想記憶の出力した分岐先アドレスに
基づいて読み出した分岐先命令列を格納するために確保
した命令バツフアがあれば その命令バツフア（命令バツフア０がそれならO2＝０と
なり、命令バツフア１がそれならO2＝１となり、命令バ
ツフア１がそれならO2＝２となる）に対応するSet BS0
又はSet BS1又はSet BS2の生成論理が「１」となるの
で、その命令バツフアが割り当てられる。

また、変更が加えられた論理のうちの残る１つ5056で
は、分岐命令がデコードされた時に、その分岐命令の先
読み時に分岐先連想記憶がhitしていた時（Ｈ）又はそ
の分岐命令の先読み時に分岐先連想記憶はhitしていな
かつた（）が、デコード時に命令バツフアのいずれか
が割り当てることができた時（Set BSO＋Set BS1＋Set
BS2）にBr End信号が「１」となる。この変更により、
この分岐命令のデコードが完了して次の命令のデコード
が開始されることになるので、デツドロツクは起らな
い。

上記の実施例では、分岐先アドレスを出力する分岐先
連想記憶を用いているデータ処理装置を示していたが、
分岐先命令列を直接出力する分岐先連想記憶を用いてい
ても、分岐命令のデコードに先立つて命令バツフアをあ
らかじめ使用又は確保するので、デツドロツク状態とな
る可能性があり、この発明は効果がある。

上記の実施例では、分岐先連想記憶が出力した分岐先
のアドレスに基づいて読み出した分岐先の命令列を格納
するために使う命令バツフアを、命令の先読み時に分岐
先連想記憶がhitしなかつた分岐命令の分岐先の命令列
の格納用に使つていた。

常に１つの命令バツフアは、分岐先連想記憶がhitし
なかつた分岐命令の分岐先の命令列格納用に確保してお
く方法もある。すなわち、分岐先連想記憶がhitしてい
る分岐先アドレスを出力した時でも、後に現れうる分岐
先連想記憶のhitしていない分岐命令の分岐先命令列の
格納用の命令バツフアが残つていない時には、分岐先連
想記憶の出力した分岐先アドレスの命令列の格納用に
は、命令バツフアを使わせない。こうすれば、分岐先連
想記憶がhitしなかつた分岐命令の分岐先の命令列格納
用に少なくとも１つの命令バツフアがあるので、デツド
ロツク状態は起らない。

第13図は第12図を変形したものであり、論理式7008,7
024,7040,7000だけが第12図のものと異なる。

論理7000により、Only One Not BS信号は「０」のビ
ジー・フラグが２つ以上ある時に限り「０」であり、そ
れ以外では「１」である。

O1信号はビジー・フラグが「０」である最初の番号を
示している。

論理7008,7024,7040により、分岐先連想記憶がhitし
た（HiT＝「１」の）時には、「０」のビジー・フラグ
が２つ以上ある 時のみ、ビジー・フラグのセツト信号Set BS0,Set BS1,
Set BS2が「１」となる。

こうすれば、分岐先連想記憶がhitして分岐先アドレ
スを出力した時でも、命令バツフアが２つ以上残つてい
ない時には、その命令バツフアは使われない。故にデツ
ドロツク状態とはならない。

また、第14図は第13図を変形したものであり、論理式
8008,8024,8040だけが第13図のものと異なる。

論理8008,8024,8040により、分岐先連想がhitした（H
iT＝「１」の）場合で、ビジー・フラグがすべて（３つ
とも）「１」の時及び、「１」のビジー・フラグが２つ
ある 時で、かつ「１」であるビジーフラグの命令バツフアの
１つを除いたすべて（すなわに１つ）が、分岐先連想記
憶が出力した分岐先のアドレスの命令列を格納するため
に「１」にしたものである（BS0・BS1・（T0＋T1）＋BS
1・BS2・（T1＋T2）＋BS2・BS0・（T2＋T0）の）時に
は、Set BSO,Set BS1,Set BS2の信号は「１」にはなら
ない。

したがつて、分岐先連想記憶がhitして分岐先アドレ
スを出力した場合でも、命令バツフアが２つ以上残って
いる時及び命令バツフアが１つしか残つていないが、使
用中の中に分岐先連想記憶が出力した分岐先のアドレス
の命令列ではなく、分岐先連想記憶がhitしていない分
岐命令の分岐先の命令列を格納するための命令バツフア
がある時には、その命令バツフアは使われる。こうして
も、分岐先連想記憶がhitしていない分岐命令はすべて
にデコードされており、その判定が下れば、その分岐命
令の分岐先命令列を格納している命令バツフア又はその
分岐命令の格納されている命令バツフアは使用中ではな
くなる。よつてデツドロツクは起らない。

〔発明の効果〕

本発明によれば、分岐先連想記憶がhitしなかつた分
岐命令のデコードが、その分岐命令の分岐先命令列を格
納するための命令バツフアが無いためにデコードが完了
せずにデツトロツク状態となるということはない。

【図面の簡単な説明】 第１図は先行制御装置の構成図、第２図は全体構成図、
第３図は分岐先連想記憶の構成図、第４図は命令列の
例、第５図は命令バツフア制御回路組合せ論理の構成
図、第６図はタイムチヤート、第10図，第12図，第13
図，第14図は変形例の命令バツフア制御回路組合せ論理
の構成図、第７図，第11図は変形例の先行制御装置の構
成図、第８図は変形例の全体構成図、第９図は変形例の
分岐先連想記憶の構成図である。 1002〜1006……命令バツフア、1042……命令レジスタ、
1052……命令バツフア制御回路組合せ論理、1010,1020,
1030……ビジー・フラグ、2000……分岐先連想記憶、20
02……先行制御装置、2004……主記憶、2006……演算装
置。

フロントページの続き (72)発明者 釜田 栄樹 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 井上 潔 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭62−57028（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】命令の解読，実行に先立つて１つ以上の命
   令を先読みし格納しておく１つ以上の命令バツフアを有
   し、 分岐命令の分岐先アドレスを記憶し、分岐命令の解読に
   先立つて、分岐する分岐命令があると予測される時に
   は、上記分岐先アドレスを出力する分岐先連想記憶と、 上記分岐先連想記憶が出力した分岐先アドレスに基づい
   て分岐先の１つ以上の命令を読出して命令バツフアに格
   納する手段を有するデータ処理装置において、 一時退避レジスタを設け、 分岐命令の先読み時には、上記分岐先連想記憶が、分岐
   先アドレスを出力しなかつたが、命令の解読時に分岐命
   令であることが判明した時に、すべての命令バツフアが
   使用中である場合には、 上記分岐命令の分岐先アドレスを上記一時退避レジスタ
   に保持させ、上記分岐命令の後続の命令を解読させる手
   段と、 使用中であつた命令バツフアが未使用になつた時、上記
   一時退避レジスタに保持される分岐先のアドレスに基づ
   いて分岐先の命令列を読み出して、上記未使用となつた
   命令バツフアに格納させる手段を有することを特徴とす
   るデータ処理装置。
2. 【請求項２】命令の解読，実行に先立つて１つ以上の命
   令を先読みして格納しておく１つ以上の命令バツフアを
   有するデータ処理装置において、 一時退避レジスタと、 命令の解読時にそれが分岐命令であることが判明した時
   に、命令バツフアがすべて使用中である場合には、上記
   分岐命令の分岐先アドレスを上記一時退避レジスタに保
   持させ、上記分岐命令の後続の命令を解読させる手段
   と、 使用中であつた命令バツフアが未使用になつた時、上記
   一時退避レジスタに保持される分岐先のアドレスに基づ
   いて分岐先の命令列を読み出して、上記未使用となつた
   命令バツフアに格納させる手段を有することを特徴とす
   るデータ処理装置。
3. 【請求項３】命令の解読，実行に先立つて１つ以上の命
   令を先読みし格納しておく１つ以上の命令バツフアを有
   し、 分岐命令の分岐先アドレスを記憶し、分岐命令の解読に
   先立つて、分岐する分岐命令があると予測される時に
   は、上記分岐先アドレスを出力する分岐先連想記憶と、 上記分岐先連想記憶が出力した分岐先アドレスに基づい
   て分岐先の１つ以上の命令を読出して命令バツフアに格
   納する手段を有するか、 または、分岐命令の分岐先の１つ以上の命令を記憶し、
   分岐命令の解読に先立つて、分岐する分岐命令があると
   予測される時には、上記分岐先の１つ以上の命令を出力
   し、命令バツフアに格納させる分岐先連想記憶を有する
   データ処理装置において、 上記各命令バツフアに対応し、それが、上記分岐先連想
   記憶の出力した分岐先アドレスに基づいた分岐先の命令
   を格納するために使用中または、上記分岐先連想記憶の
   出力した分岐先の命令を格納するために使用中である状
   態を示す状態表示手段を有し、 分岐命令の先読み時には、上記分岐先連想記憶が、分岐
   先アドレスまたは分岐先の１つ以上の命令を出力しなか
   つたが、命令の解読時に分岐命令であることが判明した
   時に、すべての命令バツフアが使用中である場合には、 上記状態である命令バツフアの中から１つを選択し、そ
   の命令バツフアを解除して、上記解読中の分岐命令の分
   岐先の命令を上記命令バツフアに格納させる手段と、 一時退避レジスタと、 上記分岐先連想記憶が分岐先のアドレスを出力した時
   に、命令バツフアがすべて使用中である場合には、上記
   分岐先のアドレスを上記一時退避レジスタに保持させる
   手段と、 使用中であつた命令バツフアが未使用になつた時、上記
   一時退避レジスタに保持される分岐先のアドレスに基づ
   いて分岐先の命令列を読み出して、上記未使用となつた
   命令バツフアに格納させる手段を有することを特徴とす
   るデータ装置。
4. 【請求項４】命令の解読，実行に先立つて１つ以上の命
   令を先読みし格納しておく１つ以上の命令バツフアを有
   し、 分岐命令の分岐先アドレスを記憶し、分岐命令の解読に
   先立つて、分岐する分岐命令があると予測される時に
   は、上記分岐先アドレスを出力する分岐先連想記憶と、 上記分岐先連想記憶が出力した分岐先アドレスに基づい
   て分岐先の１つ以上の命令を読出して命令バツフアに格
   納する手段を有するか、 または、分岐命令の分岐先の１つ以上の命令を記憶し、
   分岐命令の解読に先立つて、分岐する分岐命令があると
   予測される時には、上記分岐先の１つ以上の命令を出力
   し、命令バツフアに格納させる分岐先連想記憶を有する
   データ処理装置において、 上記各命令バツフアに対応し、それが、上記分岐先連想
   記憶の出力した分岐先アドレスに基づいた分岐先の命令
   を格納するために使用中または、上記分岐先連想記憶の
   出力した分岐先の命令を格納するために使用中である状
   態を示す状態表示手段を有し、 分岐命令の先読み時には、上記分岐先連想記憶が、分岐
   先アドレスまたは分岐先の１つ以上の命令を出力しなか
   つたが、命令の解読時に分岐命令であることが判明した
   時に、すべての命令バツフアが使用中である場合には、 上記状態である命令バツフアの中から１つを選択し、そ
   の命令バツフアを解除して、上記解読中の分岐命令の分
   岐先の命令を上記命令バツフアに格納させる手段とを有
   するデータ処理装置。
5. 【請求項５】命令の解読，実行に先立つて１つ以上の命
   令を先読みし格納しておく１つ以上の命令バツフアを有
   し、 分岐命令の分岐先アドレスを記憶し、分岐命令の解読に
   先立つて、分岐する分岐命令があると予測される時に
   は、上記分岐先アドレスを出力する分岐先連想記憶と、 上記分岐先連想記憶が出力した分岐先アドレスに基づい
   て分岐先の１つ以上の命令を読出して命令バツフアに格
   納する手段を有するか、 または、分岐命令の分岐先の１つ以上の命令を記憶し、
   分岐命令の解読に先立つて、分岐する分岐命令があると
   予測される時には、上記分岐先の１つ以上の命令を出力
   し、命令バツフアに格納させる分岐先連想記憶を有する
   データ処理装置において、 上記各命令バツフアに対応し、それが、上記分岐先連想
   記憶の出力した分岐先アドレスに基づいた分岐先の命令
   を格納するために使用中または、上記分岐先連想記憶の
   出力した分岐先の命令を格納するために使用中である状
   態を示す状態表示手段を有し、 分岐命令の先読み時には、上記分岐先連想記憶が、分岐
   先アドレスまたは分岐先の１つ以上の命令を出力しなか
   つたが、命令の解読時に分岐命令であることが判明した
   時に、すべての命令バツフアが使用中である場合には、 上記状態である命令バツフアの中から１つを選択し、そ
   の命令バツフアを解除して、上記解読中の分岐命令の分
   岐先の命令を上記命令バツフアに格納させる手段と、 上記分岐先連想記憶が分岐先のアドレスまたは分岐先の
   命令を出力した場合に、未使用中の命令バツフアが１つ
   しかない時には、その命令バツフアには上記分岐先連想
   記憶の出力した分岐先のアドレスに基づく分岐先の命令
   又は上記分岐先連想記憶の出力した分岐先の命令の格納
   は行わせない手段を有することを特徴とするデータ処理
   装置。
6. 【請求項６】命令の解読，実行に先立つて１つ以上の命
   令を先読みし格納しておく１つ以上の命令バツフアを有
   し、 分岐命令の分岐先アドレスを記憶し、分岐命令の解読に
   先立つて、分岐する分岐命令があると予測される時に
   は、上記分岐先アドレスを出力する分岐先連想記憶と、 上記分岐先連想記憶が出力した分岐先アドレスに基づい
   て分岐先の１つ以上の命令を読出して命令バツフアに格
   納する手段を有するか、 または、分岐命令の分岐先の１つ以上の命令を記憶し、
   分岐命令の解読に先立つて、分岐する分岐命令があると
   予測される時には、上記分岐先の１つ以上の命令を出力
   し、命令バツフアに格納させる分岐先連想記憶を有する
   データ処理装置において、 上記各命令バツフアに対応し、それが、上記分岐先連想
   記憶の出力した分岐先アドレスに基づいた分岐先の命令
   を格納するために使用中または、上記分岐先連想記憶の
   出力した分岐先の命令を格納するために使用中である状
   態を示す状態表示手段を有し、 分岐命令の先読み時には、上記分岐先連想記憶が、分岐
   先アドレスまたは分岐先の１つ以上の命令を出力しなか
   つたが、命令の解読時に分岐命令であることが判明した
   時に、すべての命令バツフアが使用中である場合には、 上記状態である命令バツフアの中から１つを選択し、そ
   の命令バツフアを解除して、上記解読中の分岐命令の分
   岐先の命令を上記命令バツフアに格納させる手段と、 上記分岐先連想記憶が分岐先のアドレスまたは分岐先の
   命令を出力した場合に、未使用中の命令バツフアが１つ
   しかなく、かつ、使用中である命令バツフアの１つを除
   いた残りすべての状態表示手段が上記状態を示している
   時には、 上記未使用の命令バツフアには、上記分岐先連想記憶の
   出力した分岐先のアドレスに基づく分岐先の命令又は上
   記分岐先連想記憶の出力した分岐先の命令の格納は行わ
   せない手段を有することを特徴とするデータ処理装置。