JP2859172B2 - 情報処理装置のデバッグ回路 - Google Patents
情報処理装置のデバッグ回路Info
- Publication number
- JP2859172B2 JP2859172B2 JP7220436A JP22043695A JP2859172B2 JP 2859172 B2 JP2859172 B2 JP 2859172B2 JP 7220436 A JP7220436 A JP 7220436A JP 22043695 A JP22043695 A JP 22043695A JP 2859172 B2 JP2859172 B2 JP 2859172B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- branch
- debug
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置のデ
バッグ回路に関し、特に分岐ヒストリテーブルを利用し
たデバッグ回路に関する。
バッグ回路に関し、特に分岐ヒストリテーブルを利用し
たデバッグ回路に関する。
【０００２】
【従来の技術】従来のノイマン型コンピュータでは、命
令はアドレス付けされた空間に並べられ、そのアドレス
の順番に処理される。ところが、条件を判断し処理を変
更する必要がある場合、処理を変更するためにアドレス
の連続しない命令へ分岐する必要がある。この分岐はノ
イマン型のコンピュータにとって一連の連続する処理を
分割するものであり、性能を低下させる原因となるもの
であった。従来、この分岐命令を高速化する手法として
「米国特許第３５５９１８３号」に記載された分岐ヒス
トリテーブル（Ｂｒａｎｃｈ Ｈｉｓｔｏｒｙ Ｔａｂ
ｌｅ：ＢＨＴ）の技術と、「米国特許第４４７７８７２
号」に記載されたデコードヒストリテーブル（Ｄｅｃｏ
ｄｅ Ｈｉｓｔｏｒｙ Ｔａｂｌｅ：ＤＨＴ）の技術と
が知られている。
令はアドレス付けされた空間に並べられ、そのアドレス
の順番に処理される。ところが、条件を判断し処理を変
更する必要がある場合、処理を変更するためにアドレス
の連続しない命令へ分岐する必要がある。この分岐はノ
イマン型のコンピュータにとって一連の連続する処理を
分割するものであり、性能を低下させる原因となるもの
であった。従来、この分岐命令を高速化する手法として
「米国特許第３５５９１８３号」に記載された分岐ヒス
トリテーブル（Ｂｒａｎｃｈ Ｈｉｓｔｏｒｙ Ｔａｂ
ｌｅ：ＢＨＴ）の技術と、「米国特許第４４７７８７２
号」に記載されたデコードヒストリテーブル（Ｄｅｃｏ
ｄｅ Ｈｉｓｔｏｒｙ Ｔａｂｌｅ：ＤＨＴ）の技術と
が知られている。
【０００３】このうち前者の分岐ヒストリテーブルは分
岐命令の命令アドレスとその分岐先アドレスを記憶する
ことにより、命令取り出し時にその命令に分岐命令があ
ったかどうかをチェックし、以前分岐命令であった場
合、対にして記憶している分岐先アドレスを利用して先
行して分岐先命令を先取り、分岐命令の分岐条件が成立
して分岐する場合の分岐命令から分岐先命令の処理間隔
を少なくすることを可能としている。
岐命令の命令アドレスとその分岐先アドレスを記憶する
ことにより、命令取り出し時にその命令に分岐命令があ
ったかどうかをチェックし、以前分岐命令であった場
合、対にして記憶している分岐先アドレスを利用して先
行して分岐先命令を先取り、分岐命令の分岐条件が成立
して分岐する場合の分岐命令から分岐先命令の処理間隔
を少なくすることを可能としている。
【０００４】
【発明が解決しようとする課題】上述した従来の分岐ヒ
ストリテーブルは分岐命令の高速化の機能のみであり、
特定アドレスの検出して装置の停止しデバッグを行うた
めの手段としては使用できない。したがって、このため
には別の回路を設けなければならずハードウェア量が増
大するという欠点がある。
ストリテーブルは分岐命令の高速化の機能のみであり、
特定アドレスの検出して装置の停止しデバッグを行うた
めの手段としては使用できない。したがって、このため
には別の回路を設けなければならずハードウェア量が増
大するという欠点がある。
【０００５】
【課題を解決するための手段】本発明の第１のデバッグ
回路は、（ａ）各エントリに分岐命令の命令アドレスあ
るいはデバッグ用の命令アドレスのいずれかを保持する
第１のテーブルと、前記第１のテーブルのエントリに分
岐命令のアドレスが保持されると該分岐命令の分岐先ア
ドレスを対応するエントリに保持する第２のテーブルと
を備えた分岐ヒストリテーブルと、（ｂ）前記分岐ヒス
トリテーブルの第１のテーブルの各エントリに保持され
た命令アドレスが分岐命令の命令アドレスかデバッグ用
の命令アドレスかのどちらであるかを示す種別情報を保
持する第１の記憶回路と、（ｃ）前記分岐ヒストリテー
ブルの第１のテーブルの各エントリに保持された命令ア
ドレスがデバッグ用の命令アドレスである場合に何回目
の検出でデバッグを開始するかを示す回数情報を保持す
る第２の記憶回路と、（ｄ）前記分岐ヒストリテーブル
の第１のテーブルのエントリからの命令アドレスと命令
取り出しアドレスとを比較し一致するかどうかを検出す
る第１の比較回路と、（ｅ）前記第１の比較回路によっ
て一致が検出されると、比較された前記分岐テーブルの
前記第１のテーブルのエントリからの命令アドレスを保
持する第１のレジスタ手段と、（ｆ）前記種別情報を前
記第１の記憶回路から取り込み保持するアドレス情報表
示手段と、（ｇ）前記回数情報を前記第２の記憶回路か
ら取り込み保持する第２のレジスタ手段と、（ｈ）前記
第１のレジスタ手段に保持された命令アドレスと現在実
行中の命令アドレスとを比較し一致するかどうかを検出
する第２の比較回路と、（ｉ）前記第２の比較回路で一
致が検出されかつ前記アドレス情報表示手段の前記種別
情報がデバッグ用のアドレスであることを示しかつ前記
第２のレジスタ手段の前記回数情報がデバッグを開始す
ることを示すと装置の停止指示を送出する停止指示送出
回路と、（ｊ）前記第２の比較回路で一致が検出されか
つ前記アドレス情報表示手段の前記種別情報がデバッグ
用のアドレスであることが示しかつ前記第２のレジスタ
手段の前記回数情報がデバッグを開始しないことを示す
と該回数情報をカウントダウンし前記第２の記憶回路に
書き戻す計数手段と、を有する。
回路は、（ａ）各エントリに分岐命令の命令アドレスあ
るいはデバッグ用の命令アドレスのいずれかを保持する
第１のテーブルと、前記第１のテーブルのエントリに分
岐命令のアドレスが保持されると該分岐命令の分岐先ア
ドレスを対応するエントリに保持する第２のテーブルと
を備えた分岐ヒストリテーブルと、（ｂ）前記分岐ヒス
トリテーブルの第１のテーブルの各エントリに保持され
た命令アドレスが分岐命令の命令アドレスかデバッグ用
の命令アドレスかのどちらであるかを示す種別情報を保
持する第１の記憶回路と、（ｃ）前記分岐ヒストリテー
ブルの第１のテーブルの各エントリに保持された命令ア
ドレスがデバッグ用の命令アドレスである場合に何回目
の検出でデバッグを開始するかを示す回数情報を保持す
る第２の記憶回路と、（ｄ）前記分岐ヒストリテーブル
の第１のテーブルのエントリからの命令アドレスと命令
取り出しアドレスとを比較し一致するかどうかを検出す
る第１の比較回路と、（ｅ）前記第１の比較回路によっ
て一致が検出されると、比較された前記分岐テーブルの
前記第１のテーブルのエントリからの命令アドレスを保
持する第１のレジスタ手段と、（ｆ）前記種別情報を前
記第１の記憶回路から取り込み保持するアドレス情報表
示手段と、（ｇ）前記回数情報を前記第２の記憶回路か
ら取り込み保持する第２のレジスタ手段と、（ｈ）前記
第１のレジスタ手段に保持された命令アドレスと現在実
行中の命令アドレスとを比較し一致するかどうかを検出
する第２の比較回路と、（ｉ）前記第２の比較回路で一
致が検出されかつ前記アドレス情報表示手段の前記種別
情報がデバッグ用のアドレスであることを示しかつ前記
第２のレジスタ手段の前記回数情報がデバッグを開始す
ることを示すと装置の停止指示を送出する停止指示送出
回路と、（ｊ）前記第２の比較回路で一致が検出されか
つ前記アドレス情報表示手段の前記種別情報がデバッグ
用のアドレスであることが示しかつ前記第２のレジスタ
手段の前記回数情報がデバッグを開始しないことを示す
と該回数情報をカウントダウンし前記第２の記憶回路に
書き戻す計数手段と、を有する。
【０００６】
【０００７】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００８】図１は本発明の一実施の形態のブロック図
である。
である。
【０００９】命令アドレスレジスタ（ＩＡＲ）１は、命
令取り出しアドレスまたは分岐命令アドレス登録時の分
岐命令アドレスを保持するレジスタであり、信号線１０
１を介して命令アドレス生成部ＡＤＡ（図示せず）より
送出される命令アドレスを受け、その下位ビットをメモ
リのアドレスとして信号線１０４を介して分岐アドレス
アレイ（ＢＡＡ）３、分岐先アドレスアレイ（ＤＡＡ）
４、デバッグ情報アレイ（ＤＩＡ）５、デバッグカウン
トアレイセレクタ（ＤＣＡＸ）１９に、また、その上位
ビットをＢＡＡ４の書き込みデータおよびアドレス比較
器（ＢＡＣ）６の比較対象として信号線１０３を介して
送出する。
令取り出しアドレスまたは分岐命令アドレス登録時の分
岐命令アドレスを保持するレジスタであり、信号線１０
１を介して命令アドレス生成部ＡＤＡ（図示せず）より
送出される命令アドレスを受け、その下位ビットをメモ
リのアドレスとして信号線１０４を介して分岐アドレス
アレイ（ＢＡＡ）３、分岐先アドレスアレイ（ＤＡＡ）
４、デバッグ情報アレイ（ＤＩＡ）５、デバッグカウン
トアレイセレクタ（ＤＣＡＸ）１９に、また、その上位
ビットをＢＡＡ４の書き込みデータおよびアドレス比較
器（ＢＡＣ）６の比較対象として信号線１０３を介して
送出する。
【００１０】分岐先アドレスレジスタ（ＢＤＡＲ）２は
ＩＡＲ１に保持された分岐先アドレスの登録時の分岐命
令アドレスに対応し、その分岐先アドレスを保持するレ
ジスタであり、信号線１０２を介してＡＤＡより送出さ
れた分岐先アドレスを受け、信号線１０３を介してＤＡ
Ａ４にその書き込みデータとして送出する。
ＩＡＲ１に保持された分岐先アドレスの登録時の分岐命
令アドレスに対応し、その分岐先アドレスを保持するレ
ジスタであり、信号線１０２を介してＡＤＡより送出さ
れた分岐先アドレスを受け、信号線１０３を介してＤＡ
Ａ４にその書き込みデータとして送出する。
【００１１】分岐アドレスアレイ（ＢＡＡ）３はその分
岐条件が成立して分岐する場合の分岐命令のアドレスあ
るいはデバッグ用の命令アドレスを記憶するメモリで、
信号線１０４を介してＩＡＲ１より送出される命令アド
レスの下位ビットをアドレスとして、索引時には過去の
分岐命令のアドレスあるいはデバッグアドレスを信号線
１０６を介してＢＡＣ６あるいは予測分岐先アドレスレ
ジスタ（ＰＢＤＡＲ）１２に送出し、登録時にはＩＡＲ
１の下位ビットを信号線１０３を介して受け、それを記
憶する。
岐条件が成立して分岐する場合の分岐命令のアドレスあ
るいはデバッグ用の命令アドレスを記憶するメモリで、
信号線１０４を介してＩＡＲ１より送出される命令アド
レスの下位ビットをアドレスとして、索引時には過去の
分岐命令のアドレスあるいはデバッグアドレスを信号線
１０６を介してＢＡＣ６あるいは予測分岐先アドレスレ
ジスタ（ＰＢＤＡＲ）１２に送出し、登録時にはＩＡＲ
１の下位ビットを信号線１０３を介して受け、それを記
憶する。
【００１２】分岐先アドレスアレイ（ＤＡＡ）４はＢＡ
Ａ３に対応して、その分岐条件が成立した分岐命令の分
岐先アドレスを記憶するメモリで、信号線１０４を介し
てＩＡＲ１より送出される命令アドレスの下位ビットを
アドレスとして、登録時には信号線１０５を介してＢＤ
ＡＲ２より送出される分岐命令の分岐先アドレスを記憶
し、索引時には過去の分岐命令のアドレスを信号線１０
７を介してＰＢＤＡＲ１２に送出する。
Ａ３に対応して、その分岐条件が成立した分岐命令の分
岐先アドレスを記憶するメモリで、信号線１０４を介し
てＩＡＲ１より送出される命令アドレスの下位ビットを
アドレスとして、登録時には信号線１０５を介してＢＤ
ＡＲ２より送出される分岐命令の分岐先アドレスを記憶
し、索引時には過去の分岐命令のアドレスを信号線１０
７を介してＰＢＤＡＲ１２に送出する。
【００１３】デバッグ情報アレイ（ＤＩＡ）５はＢＡＡ
３に対応して、ＢＡＡ３が記憶している命令アドレスが
分岐命令のアドレスか、あるいは、デバッグ用の命令ア
ドレスかを記憶するメモリであり、信号線１０４を介し
てＩＡＲ１より送出される命令アドレスの下位ビットを
アドレスとしてその情報を信号線１０８を介してＮＯＴ
回路７とＡＮＤ回路９とに送出する。
３に対応して、ＢＡＡ３が記憶している命令アドレスが
分岐命令のアドレスか、あるいは、デバッグ用の命令ア
ドレスかを記憶するメモリであり、信号線１０４を介し
てＩＡＲ１より送出される命令アドレスの下位ビットを
アドレスとしてその情報を信号線１０８を介してＮＯＴ
回路７とＡＮＤ回路９とに送出する。
【００１４】デバッグカウントアレイセレクタ（ＤＣＡ
Ｘ）１９はＤＣＡ１５の読み出しおよび書き込みアドレ
スを選択する選択回路であり、読み出し時は信号線１０
４を介しＩＡＲ１の下位ビットによって示されるアドレ
スを、また書き込み時は信号線１２３を介しＰＢＤＡＲ
１２の下位ビットによって示されるアドレスを選び、信
号線１２４を介しデバッグカウントアレイ（ＤＣＡ）１
５に送出する。
Ｘ）１９はＤＣＡ１５の読み出しおよび書き込みアドレ
スを選択する選択回路であり、読み出し時は信号線１０
４を介しＩＡＲ１の下位ビットによって示されるアドレ
スを、また書き込み時は信号線１２３を介しＰＢＤＡＲ
１２の下位ビットによって示されるアドレスを選び、信
号線１２４を介しデバッグカウントアレイ（ＤＣＡ）１
５に送出する。
【００１５】デバッグカウントアレイ（ＤＣＡ）１５は
ＢＡＡ３及びＤＩＡ５に対応して、ＢＡＡ３が記憶して
いる命令アドレスがデバッグ用の命令アドレスであった
場合、何回目にデバッグ状態に移入するかを記憶するメ
モリであり、信号線１２４を介してＤＣＡＸ１９によっ
て示されたアドレスに信号線１２１を介してカウントダ
ウン回路（ＣＤＣ）１８より送出される減算後のデバッ
グ移入回数を記憶し、信号線１２４を介してＤＣＡＸ１
９により示されたアドレスから読み出されたデバッグ移
入回数を信号線１１９を介してデバッグカウンタ（Ｄ
Ｃ）１６に送出する。
ＢＡＡ３及びＤＩＡ５に対応して、ＢＡＡ３が記憶して
いる命令アドレスがデバッグ用の命令アドレスであった
場合、何回目にデバッグ状態に移入するかを記憶するメ
モリであり、信号線１２４を介してＤＣＡＸ１９によっ
て示されたアドレスに信号線１２１を介してカウントダ
ウン回路（ＣＤＣ）１８より送出される減算後のデバッ
グ移入回数を記憶し、信号線１２４を介してＤＣＡＸ１
９により示されたアドレスから読み出されたデバッグ移
入回数を信号線１１９を介してデバッグカウンタ（Ｄ
Ｃ）１６に送出する。
【００１６】アドレス比較器（ＢＡＣ）６は命令取り出
しアドレスが過去の分岐命令のアドレスあるいはデバッ
グアドレスと一致しているかどうかを検出する比較回路
であり、信号線１０３を介してＩＡＲ１より送出される
命令アドレスの上位ビットとＢＡＡ３より信号線１０６
を介して送出される命令アドレスとを比較し、一致した
かどうかの情報を信号線１０９を介してＡＮＤ回路８お
よび９に送出する。
しアドレスが過去の分岐命令のアドレスあるいはデバッ
グアドレスと一致しているかどうかを検出する比較回路
であり、信号線１０３を介してＩＡＲ１より送出される
命令アドレスの上位ビットとＢＡＡ３より信号線１０６
を介して送出される命令アドレスとを比較し、一致した
かどうかの情報を信号線１０９を介してＡＮＤ回路８お
よび９に送出する。
【００１７】ＮＯＴ回路７は検出したアドレスの一致が
デバッグアドレスで無いことを示すための回路であり、
信号線１０８を介してＤＩＡ５より送出されたデバッグ
アドレスかどうかの信号を受け、デバッグアドレスであ
れば“０”を、そうでなければ“１”を信号線１１０を
介してＡＮＤ回路８に送出する。
デバッグアドレスで無いことを示すための回路であり、
信号線１０８を介してＤＩＡ５より送出されたデバッグ
アドレスかどうかの信号を受け、デバッグアドレスであ
れば“０”を、そうでなければ“１”を信号線１１０を
介してＡＮＤ回路８に送出する。
【００１８】ＡＮＤ回路８は予測分岐先アドレスが検出
されたかどうかを示すための回路であり、信号線１０９
を介してＢＡＣ６より送出されたアドレス比較結果と信
号線１１０を介してＮＯＴ回路７より送出されたデバッ
グアドレスでは無いという情報より、予測分岐先アドレ
スが検出されたことを信号線１１１を介して予測分岐先
検出フラグ（ＰＡＦＦ）１０に送出する。
されたかどうかを示すための回路であり、信号線１０９
を介してＢＡＣ６より送出されたアドレス比較結果と信
号線１１０を介してＮＯＴ回路７より送出されたデバッ
グアドレスでは無いという情報より、予測分岐先アドレ
スが検出されたことを信号線１１１を介して予測分岐先
検出フラグ（ＰＡＦＦ）１０に送出する。
【００１９】ＡＮＤ回路９はデバッグアドレスが検出さ
れたかどうかを示すための回路であり、信号線１０９を
介してＢＡＣ６より送出されたアドレス比較結果と信号
線１０８を介してＤＩＡ５より送出されたデバッグアド
レスであることを示す情報より、デバッグアドレスが検
出されたことを信号線１１２を介してデバッグアドレス
検出フラグ（ＤＡＦＦ）１１に送出する。
れたかどうかを示すための回路であり、信号線１０９を
介してＢＡＣ６より送出されたアドレス比較結果と信号
線１０８を介してＤＩＡ５より送出されたデバッグアド
レスであることを示す情報より、デバッグアドレスが検
出されたことを信号線１１２を介してデバッグアドレス
検出フラグ（ＤＡＦＦ）１１に送出する。
【００２０】予測分岐先検出フラグ（ＰＡＦＦ）１０は
予測分岐先アドレスが検出されたことを示すフラグであ
り、信号線１１１を介してＡＮＤ回路８より送出される
予測分岐先アドレス検出情報を受け、信号線１１７を介
してＡＤＡ（図示せず）に送出する。
予測分岐先アドレスが検出されたことを示すフラグであ
り、信号線１１１を介してＡＮＤ回路８より送出される
予測分岐先アドレス検出情報を受け、信号線１１７を介
してＡＤＡ（図示せず）に送出する。
【００２１】デバッグアドレス検出フラグ（ＤＡＦＦ）
１１はデバッグアドレスが検出されたことを示すフラグ
であり、信号線１１２を介してＡＮＤ回路９より送出さ
れるデバッグアドレス検出情報を受け、信号線１１８を
介してＡＮＤ回路１４に送出する。
１１はデバッグアドレスが検出されたことを示すフラグ
であり、信号線１１２を介してＡＮＤ回路９より送出さ
れるデバッグアドレス検出情報を受け、信号線１１８を
介してＡＮＤ回路１４に送出する。
【００２２】予測分岐先アドレスレジシタ（ＰＢＤＡ
Ｒ）１２は予測分岐先アドレス、あるいはデバッグアド
レスを受けるレジスタであり、信号線１０８を介してＤ
ＩＡ５より示されるデバッグアドレス情報により、デバ
ッグアドレスである場合、信号線１０６を介してＢＡＡ
３より送出されるデバッグアドレスを、そうで無い場
合、信号線１０７を介してＤＡＡ４より送出される過去
の分岐命令の分岐先アドレスを受け、信号線１１３を介
してＡＤＡ（図示せず）およびデバッグアドレス比較器
（ＤＡＣ）１３に送出する。また、信号線１２３を介し
てＤＣＡ１５に記憶されたデバッグ状態移入回数の更新
用のアドレスを信号線１２３を介してＤＣＡＸ１９に送
出する。
Ｒ）１２は予測分岐先アドレス、あるいはデバッグアド
レスを受けるレジスタであり、信号線１０８を介してＤ
ＩＡ５より示されるデバッグアドレス情報により、デバ
ッグアドレスである場合、信号線１０６を介してＢＡＡ
３より送出されるデバッグアドレスを、そうで無い場
合、信号線１０７を介してＤＡＡ４より送出される過去
の分岐命令の分岐先アドレスを受け、信号線１１３を介
してＡＤＡ（図示せず）およびデバッグアドレス比較器
（ＤＡＣ）１３に送出する。また、信号線１２３を介し
てＤＣＡ１５に記憶されたデバッグ状態移入回数の更新
用のアドレスを信号線１２３を介してＤＣＡＸ１９に送
出する。
【００２３】デバッグアドレス比較器（ＤＡＣ）１３は
現在実行している命令がデバッグ対象アドレスかどうか
を検出する比較器であり、信号線１１３を介してＰＢＤ
ＡＲ１２より送出されるデバッグアドレスと信号線１１
４を介して命令実行部ＥＸＵ（図示せず）より送出され
る命令カウンタ値とを比較し、その結果を信号線１１５
を介してＡＮＤ回路１４に送出する。
現在実行している命令がデバッグ対象アドレスかどうか
を検出する比較器であり、信号線１１３を介してＰＢＤ
ＡＲ１２より送出されるデバッグアドレスと信号線１１
４を介して命令実行部ＥＸＵ（図示せず）より送出され
る命令カウンタ値とを比較し、その結果を信号線１１５
を介してＡＮＤ回路１４に送出する。
【００２４】デバッグカウンタ（ＤＣ）１６はデバッグ
状態に移入するまでの回数を保持するレジスタであり、
信号線１１９を介してＤＣＡ１５より示されるデバッグ
移入回数を受け、信号線１２２を介してＣＤＣ１８及び
デバッグ回数比較回路（ＤＣＣ）１７に送出する。
状態に移入するまでの回数を保持するレジスタであり、
信号線１１９を介してＤＣＡ１５より示されるデバッグ
移入回数を受け、信号線１２２を介してＣＤＣ１８及び
デバッグ回数比較回路（ＤＣＣ）１７に送出する。
【００２５】デバッグ回数比較回路（ＤＣＣ）１７はデ
バッグ移入するかどうかをチェックする比較回路であ
り、信号線１２２を介してＤＣ１６より示されるデバッ
グ状態移入回数を受け、その回数がデバッグ移入を示し
ている場合、すなわちその値が“０”であると、信号線
１２０を介して“１”をＡＮＤ回路１１６に送出する。
バッグ移入するかどうかをチェックする比較回路であ
り、信号線１２２を介してＤＣ１６より示されるデバッ
グ状態移入回数を受け、その回数がデバッグ移入を示し
ている場合、すなわちその値が“０”であると、信号線
１２０を介して“１”をＡＮＤ回路１１６に送出する。
【００２６】カウントダウン回路（ＣＤＣ）１８はデバ
ッグ移入回数を更新するためのカウンタであり、信号線
１２２を介してＤＣ１６によって示された現在のデバッ
グ移入回数を“１”減算し、その新しい値を信号線１２
１を介してＤＣＡ１５に送出する。
ッグ移入回数を更新するためのカウンタであり、信号線
１２２を介してＤＣ１６によって示された現在のデバッ
グ移入回数を“１”減算し、その新しい値を信号線１２
１を介してＤＣＡ１５に送出する。
【００２７】ＡＮＤ回路１４は今実行している命令がデ
バッグ対象であることを検出したという信号を生成する
ための回路である。信号線１１８を介してＤＡＦＦ１１
より送出されるデバッグアドレスがＰＢＤＡＲ１２に保
持されているということを示す情報と、信号線１１５を
介してＤＡＣ１３より送出される現在の命令カウンタ値
がデバッグアドレスであることを示す情報と、信号線１
２０を介してＤＣＣ１７により今回の検出でデバッグ状
態に移入することを示す情報とを受け取ると、今実行し
ている命令で装置を停止することを示す情報を信号線１
１６を介して診断装置（ＤＧＵ）に送出する。
バッグ対象であることを検出したという信号を生成する
ための回路である。信号線１１８を介してＤＡＦＦ１１
より送出されるデバッグアドレスがＰＢＤＡＲ１２に保
持されているということを示す情報と、信号線１１５を
介してＤＡＣ１３より送出される現在の命令カウンタ値
がデバッグアドレスであることを示す情報と、信号線１
２０を介してＤＣＣ１７により今回の検出でデバッグ状
態に移入することを示す情報とを受け取ると、今実行し
ている命令で装置を停止することを示す情報を信号線１
１６を介して診断装置（ＤＧＵ）に送出する。
【００２８】図２は、通常の命令取り出し時Ｎ動作を説
明するためのフローチャートである。
明するためのフローチャートである。
【００２９】図２において、“Ａ”は、取り出される命
令のアドレスである。また、“Ｂ”は、アドレス“Ａ”
の命令の分岐先のアドレスである。
令のアドレスである。また、“Ｂ”は、アドレス“Ａ”
の命令の分岐先のアドレスである。
【００３０】図３は、デバッグ時の動作を説明するため
のフローチャートである。
のフローチャートである。
【００３１】図３において、“Ａ”、“Ｂ”は、図２と
同様である。
同様である。
【００３２】次に本実施の形態の動作について説明す
る。
る。
【００３３】最初に分岐命令の登録時の動作について図
１を参照して説明する。
１を参照して説明する。
【００３４】分岐命令でその分岐条件が成立して分岐す
る場合、その分岐命令のアドレスがＩＡＲ１に、また、
その分岐先アドレスがＢＤＡＲ２にセットされる。さら
に、ＩＡＲ１の内容の下位がＢＡＡ３に、またＢＤＡＲ
２の内容がＤＡＡ４に保持される。
る場合、その分岐命令のアドレスがＩＡＲ１に、また、
その分岐先アドレスがＢＤＡＲ２にセットされる。さら
に、ＩＡＲ１の内容の下位がＢＡＡ３に、またＢＤＡＲ
２の内容がＤＡＡ４に保持される。
【００３５】つぎに通常の命令取り出し時の動作につい
て図１、図２を参照して説明する。
て図１、図２を参照して説明する。
【００３６】命令取り出し時はその取り出しアドレスが
ＩＡＲ１にセットされる。そのアドレスとＢＡＡ３に保
持されている過去に分岐が成功した分岐命令のアドレス
をＢＡＣ６で比較し、一致した場合信号線１０９が
“１”になる。このときこのアドレスはデバッグアドレ
スでは無いのでＤＩＡ５より送出されるデバッグアドレ
ス情報は“０”となりＰＡＦＦ１０がセットされる。ま
た、同時に信号線１０７を介してＤＡＡ４より送出され
る過去の分岐命令の分岐先アドレスが予測される分岐先
アドレスとしてＰＢＤＡＲ１２にセットされる。その情
報がＡＤＡに伝えられＡＤＡはその予測分岐先アドレス
から命令取り出しを開始する。
ＩＡＲ１にセットされる。そのアドレスとＢＡＡ３に保
持されている過去に分岐が成功した分岐命令のアドレス
をＢＡＣ６で比較し、一致した場合信号線１０９が
“１”になる。このときこのアドレスはデバッグアドレ
スでは無いのでＤＩＡ５より送出されるデバッグアドレ
ス情報は“０”となりＰＡＦＦ１０がセットされる。ま
た、同時に信号線１０７を介してＤＡＡ４より送出され
る過去の分岐命令の分岐先アドレスが予測される分岐先
アドレスとしてＰＢＤＡＲ１２にセットされる。その情
報がＡＤＡに伝えられＡＤＡはその予測分岐先アドレス
から命令取り出しを開始する。
【００３７】次にデバッグ時の動作について図１、図３
を参照して説明する。
を参照して説明する。
【００３８】デバッグ時は外部からＢＡＡ３にデバッグ
アドレスが書き込まれ、それと同時にＤＩＡ５にそのエ
ントリにデバッグ情報を書き込んだことを示すために
“１”が書き込まれる。命令取り出し時は通常と同様に
ＩＡＲ１に命令取り出しアドレスがセットされるが、そ
の時のＢＡＡ３のアドレスがデバッグアドレスであった
場合、信号線１０８にＤＩＡ５から“１”が送出され
る。これによりＤＡＦＦ１１がセットされ、これと同時
にデバッグアドレスがＰＢＤＡＲ１２に、またデバッグ
状態移入回数がＤＣ１６にセットされる。この後、ＰＢ
ＤＡＲ１２に保持されたデバッグアドレスと命令カウン
タ値が比較され一致し、かつＤＣ１６によって今回デバ
ッグ状態に移入することが示された場合、装置を停止す
る指示をＤＧＵ（図示せず）に送出される。そうで無い
場合は、新しいデバッグ状態への移入回数がＣＤＣ１８
によって生成されＤＣＡ１５に書き戻される。
アドレスが書き込まれ、それと同時にＤＩＡ５にそのエ
ントリにデバッグ情報を書き込んだことを示すために
“１”が書き込まれる。命令取り出し時は通常と同様に
ＩＡＲ１に命令取り出しアドレスがセットされるが、そ
の時のＢＡＡ３のアドレスがデバッグアドレスであった
場合、信号線１０８にＤＩＡ５から“１”が送出され
る。これによりＤＡＦＦ１１がセットされ、これと同時
にデバッグアドレスがＰＢＤＡＲ１２に、またデバッグ
状態移入回数がＤＣ１６にセットされる。この後、ＰＢ
ＤＡＲ１２に保持されたデバッグアドレスと命令カウン
タ値が比較され一致し、かつＤＣ１６によって今回デバ
ッグ状態に移入することが示された場合、装置を停止す
る指示をＤＧＵ（図示せず）に送出される。そうで無い
場合は、新しいデバッグ状態への移入回数がＣＤＣ１８
によって生成されＤＣＡ１５に書き戻される。
【００３９】
【発明の効果】以上説明したように、本発明のデバッグ
回路は、分岐ヒストリテーブルを利用することにより、
少ないハード量の追加で複数の命令アドレスに対してよ
り複雑な装置の停止を指示することができるという効果
がある。
回路は、分岐ヒストリテーブルを利用することにより、
少ないハード量の追加で複数の命令アドレスに対してよ
り複雑な装置の停止を指示することができるという効果
がある。
【図１】本発明の一実施の形態のブロック図である。
【図２】図１の実施の形態における通常の命令取り出し
時の動作を説明するためのフローチャートである。
時の動作を説明するためのフローチャートである。
【図３】図１の実施の形態のおけるデバッグ時の動作を
説明するためのフローチャートである。
説明するためのフローチャートである。
１ 命令アドレスレジスタ（ＩＡＲ） ２ 分岐先アドレスレジスタ（ＢＤＡＲ） ３ 分岐アドレスアレイ（ＢＡＡ） ４ 分岐先アドレスアレイ（ＤＡＡ） ５ デバッグ情報アレイ（ＤＩＡ） ６ アドレス比較器（ＢＡＣ） ７ ＮＯＴ回路 ８、９、１４ ＡＮＤ回路 １０ 予測分岐先検出フラグ（ＰＡＦＦ） １１ デバッグアドレス検出フラグ（ＤＡＦＦ） １２ 予測分岐先アドレスレジスタ（ＰＢＤＡＲ） １３ デバッグアドレス比較器（ＤＡＣ） １５ デバッグカウントアレイ（ＤＣＡ） １６ デバッグカウンタ（ＤＣ） １７ デバッグ回数比較回路（ＤＣＣ） １８ カウントダウン回路（ＣＤＣ） １９ デバッグカウントアレイセレクタ（ＤＣＡＸ） １０１〜１２４ 信号線
Claims (1)
- 【請求項１】 （ａ）各エントリに分岐命令の命令アド
レスあるいはデバッグ用の命令アドレスのいずれかを保
持する第１のテーブルと、前記第１のテーブルのエント
リに分岐命令のアドレスが保持されると該分岐命令の分
岐先アドレスを対応するエントリに保持する第２のテー
ブルとを備えた分岐ヒストリテーブルと、 （ｂ）前記分岐ヒストリテーブルの第１のテーブルの各
エントリに保持された命令アドレスが分岐命令の命令ア
ドレスかデバッグ用の命令アドレスかのどちらであるか
を示す種別情報を保持する第１の記憶回路と、 （ｃ）前記分岐ヒストリテーブルの第１のテーブルの各
エントリに保持された命令アドレスがデバッグ用の命令
アドレスである場合に何回目の検出でデバッグを開始す
るかを示す回数情報を保持する第２の記憶回路と、 （ｄ）前記分岐ヒストリテーブルの第１のテーブルのエ
ントリからの命令アドレスと命令取り出しアドレスとを
比較し一致するかどうかを検出する第１の比較回路と、 （ｅ）前記第１の比較回路によって一致が検出される
と、比較された前記分岐テーブルの前記第１のテーブル
のエントリからの命令アドレスを保持する第１のレジス
タ手段と、 （ｆ）前記種別情報を前記第１の記憶回路から取り込み
保持するアドレス情報表示手段と、 （ｇ）前記回数情報を前記第２の記憶回路から取り込み
保持する第２のレジスタ手段と、 （ｈ）前記第１のレジスタ手段に保持された命令アドレ
スと現在実行中の命令アドレスとを比較し一致するかど
うかを検出する第２の比較回路と、 （ｉ）前記第２の比較回路で一致が検出されかつ前記ア
ドレス情報表示手段の前記種別情報がデバッグ用のアド
レスであることを示しかつ前記第２のレジスタ手段の前
記回数情報がデバッグを開始することを示すと装置の停
止指示を送出する停止指示送出回路と、 （ｊ）前記第２の比較回路で一致が検出されかつ前記ア
ドレス情報表示手段の前記種別情報がデバッグ用のアド
レスであることが示しかつ前記第２のレジスタ手段の前
記回数情報がデバッグを開始しないことを示すと該回数
情報をカウントダウンし前記第２の記憶回路に書き戻す
計数手段と、 を有することを特徴とする情報処理装置のデバッグ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220436A JP2859172B2 (ja) | 1995-08-29 | 1995-08-29 | 情報処理装置のデバッグ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220436A JP2859172B2 (ja) | 1995-08-29 | 1995-08-29 | 情報処理装置のデバッグ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962540A JPH0962540A (ja) | 1997-03-07 |
| JP2859172B2 true JP2859172B2 (ja) | 1999-02-17 |
Family
ID=16751088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7220436A Expired - Lifetime JP2859172B2 (ja) | 1995-08-29 | 1995-08-29 | 情報処理装置のデバッグ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859172B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6473023B2 (ja) * | 2015-03-27 | 2019-02-20 | 株式会社メガチップス | 性能評価モジュール及びこれを組み込んだ半導体集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2542565B2 (ja) * | 1985-01-30 | 1996-10-09 | 日本電気株式会社 | 分岐予測制御方式 |
| JP2511978B2 (ja) * | 1987-06-19 | 1996-07-03 | 株式会社日立製作所 | デ−タ処理装置 |
| JPH0277853A (ja) * | 1988-09-13 | 1990-03-16 | Nec Corp | データ処理装置 |
| JPH03147133A (ja) * | 1989-11-02 | 1991-06-24 | Koufu Nippon Denki Kk | 情報処理装置 |
| JPH03147132A (ja) * | 1989-11-02 | 1991-06-24 | Koufu Nippon Denki Kk | 情報処理装置 |
| JPH0442330A (ja) * | 1990-06-08 | 1992-02-12 | Nec Corp | 分岐ヒストリテーブルを用いたデバッグ方式 |
-
1995
- 1995-08-29 JP JP7220436A patent/JP2859172B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0962540A (ja) | 1997-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5226153A (en) | Bus monitor with time stamp means for independently capturing and correlating events | |
| US4698754A (en) | Error detection of scan-out in a diagnostic circuit of a computer | |
| JP2859172B2 (ja) | 情報処理装置のデバッグ回路 | |
| JPH0447340B2 (ja) | ||
| JP3076044B2 (ja) | パイプラインのエラー情報記憶方式 | |
| JP2982506B2 (ja) | 分岐ヒストリテーブル制御回路 | |
| JP2679163B2 (ja) | 演算例外発生命令情報検出回路 | |
| JPH0769822B2 (ja) | 演算レジスタのバイパスチェック方式 | |
| JPS63123140A (ja) | 履歴情報記憶装置 | |
| JPH0520350A (ja) | ベクトル処理装置 | |
| JP2658342B2 (ja) | データ処理装置 | |
| JP3011166B2 (ja) | デバッグ回路 | |
| JPH04319749A (ja) | 障害検出回路 | |
| JP2876606B2 (ja) | 情報処理装置 | |
| JP2804406B2 (ja) | パルス測定装置 | |
| JP2926951B2 (ja) | 退避／復帰レジスタアドレス生成回路 | |
| JPS60105058A (ja) | 情報処理装置 | |
| JPH02242444A (ja) | 情報処理装置のデバッグ機構 | |
| JPH11167502A (ja) | 分岐ヒストリテーブルを用いたデバッグ回路 | |
| JPS605350A (ja) | プログラムル−ト記録方式 | |
| JPH04255032A (ja) | 制御記憶装置のエラー訂正方式 | |
| JPS62190534A (ja) | デ−タ処理装置 | |
| JPH03211632A (ja) | 網羅率測定装置 | |
| JPH0553798A (ja) | 情報処理装置 | |
| JPH08272647A (ja) | ソフトウェア評価装置 |