JPH03147132A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は命令語を保持し実アドレスでアクセスされるキ
ャッシュメモリを有する情報処理装置に関し、特に分岐
命令の実アドレスを指定する情報とその分岐先実アドレ
スとを対にて複数対記憶する分岐ヒストリーテーブルを
有して分岐予測を行う命令先取り装置に関する。

従来技術 従来、分岐ヒストリーテーブルを用いて分岐予測を行な
うこの種の命令先取り装置としては、特開昭５９−９１
５５０号公報に開示された技術が存在する。

これは、実アドレスで命令をフェッチするに際して、先
取りすべきアドレスで命令記憶回路から命令を取出すと
同時に、分岐ヒストリーテーブルを索引し、もし分岐ヒ
ストリーテーブルにヒツトすれば、分岐ヒストリーテー
ブルより供給される予測された分岐先アドレスを、次に
先取りすべきアドレスとする。また、分岐ヒストリーテ
ーブルにヒツトしなければ、先取リアドレスに、命令記
憶回路から読出し幅を加算したアドレスを次に先取りす
べきアドレスとするものである。

このような従来技術の一例について第３図を参照して説
明する。図において、１は実アドレスを保持するレジス
タである。２，１１．１２及び４は各々実アドレスによ
って格納データが供給されたり、実アドレスによって索
引処理やＴ−ａｌｌｌ（先取り）アドレスの比較処理等
を行う部分である。

詳述すれば、２は命令語を保持し、実アドレスでアクセ
スされるキャッシュメモリ（１−ＣＡＣＩＩＥ　）であ
り、１１はメモリ中のブロックアドレスを格納するアド
レスアレイ（ＩＡＡ）である。

１２はすでに実行した分岐命令であって、前回の分岐命
令がＧｏであった場合の分岐先アドレスを、予測分岐先
アドレスとして分岐予測を行う分岐ヒストリーテーブル
（ＢＩＩＴ）の中の回路であり、分岐命令の実アドレス
を指定する情報が格納されているアドレスアレイ（ＢＡ
Ａ）である。

４は分岐ヒストリーテーブル（ＢＩＩＴ　）　中の回７
８で、分岐命令の分岐先実アドレスを含む情報をＶ６納
するアドレスアレイ（ＮＡＡ）である。

１３はＩＡＡ　１１のヒツト検出ロジックであり、１４
はＢＡＡ１２のヒツト検出ロジックであり、６は分岐命
令のアドレスを格納するレジスタ、７は分岐命令の分岐
先ア′ドレスを格納するレジスタである。

このうち、本発明の趣旨であるハードウェア量の減少に
係わるＩＡＡ　、　ＢＡＡを中心に従来技術について述
べる。第４図はＩＡＡ１１及びＢＡＡ　１２及びその周
辺部の詳細を示すブロック図であり、第５図は実アドレ
ス１のＩＡＡ、　ＢＡＡに対する機能を夫々示す図であ
る。

第３図に記した様に、Ｉ−ＣＡＣＨＩＥ　２は８つのブ
ロックにより構成されている。それらのブロックは実ア
ドレス１のビット０からビット１７の計１８ビットのブ
ロックアドレスのキ一部（４１０）により示される。こ
の１−ＣＡＣＩＩＥ　２をアクセスするアドレスを格納
するアドレスアレイがＩＡＡ　１１である。

Ａ＾１１はＩＡＡ無効を知らせるＩＡＡ　ｉ効ビットＶ
ｌ（４１４）を持っている。このＩＡＡ有効ビットはＩ
Ａ八へ御回路部９にて生成される。ここで言うＩＡＡ無
効とは、例えば、主記憶からＩ−ＣＡＣＩｌ［Ｅ　２へ
の読出しくブロックロード）が行われていない時（ＮＦ
Ｂ・・・ＮＯＴ　ＦＯＵ〜Ｄ　ＢＬＯＣＫ時）又は物理
境界外エラー時等の１八Ａの索引すべきＩ−ＣＡＣＩＩ
Ｅが存在しないことを示す。

また、ブロックはいくつかのワードから構成されており
、第４図の例では、１２８のワードから構成されている
。そこで、このＩＡＡは実アドレスのビット１８からビ
ット２４の索引用セットアドレス部（４１１）によりア
クセスされるようになっている。

さて、ＩＡＡ　１１においてＩＡＡ有効ビットＶｌ（４
１７）によりＩＡＡ有効が示されている時、実アドレス
のビット１８からビット２４により示されているワード
に書込まれていたＩ−ＣＡＣＩＩ２アクセスアドレスの
ビット０からビット１７　（４＋６　）は実アドレスの
ビット０からビット７　（４１０）と比較される。これ
はＩＡＡヒツト検出ロジック１３の比較器５１及びアン
ドゲート５２により行われる。

これが一致していた場合をＩＡＡヒツト（４２１’）と
呼び命令フェッチが正しく当っていることを示す。

反対に、一致がみられなかった場合、１−ＣＡＣＩＩＥ
に対応するブロックが読出されていないことを意味し、
主記憶に対するブロックロードの要求を発行して１＾八
更新等のＮＦＢ処理を行う。

分岐ヒストリーテーブル（ＢＩＴ）は、すてに実行した
分岐命令であって前回の分岐命令がＧｏであった場合の
分岐先アドレスを、予′Ａｐ１分岐先アドレスとして分
岐予測を行う部分である。その分岐命令のアドレスを格
納するのか分岐命令アドレスアレイＢＡ＾　１２である
。

ここには、分岐命令の実アドレスのワードアドレスキ一
部であるビット０からビット１７　（４１０）と、実ア
ドレスのワード内アドレスであるビット２８からビット
３１（４１３）と、ｔ３ＡＡ無効を知らせるＢＡＡ有効
ビットＶＢ（４１５）とが格納されている。Ｂ＾＾有効
ビットＶＢはＩＩＨＴ制御回路部１０にて生成される。

さて、ＢＡＡ１２において、［３Ａ＾有効ビツトＶＩ３
によりＢ＾＾有効が示されている時、実アドレスのビッ
ト１８からビット２７の索引用セットアドレス部（４１
２）によって示されているＢＡＡのワードに書込まれて
いたビット０からビット１７　（４１８）は、実アドレ
スのビット０からビット１７　（４１０）と比較される
。これは［３ＡＡヒツト検出ロジ・ツク１４の比較器＋
４１及びアンドゲート１４２により行われる。これが一
致していた場合をＢＡＡヒツト（４２２）と呼ぶ。

また、同時に読出される実アドレスのビット１８からビ
ット２７によって示されているＢＡＡ１２のワードに書
込まれていたビット２８からビット３１（４１９）はヒ
ツトロジック１４３によりワード内の分岐命令の存在を
知る信号であるワード内アドレスヒツト信号（４２３）
を生成する。尚、このワード内アドレスはワード内の分
岐命令の位置を知らせるものである。

上述した従来の技術はキャッシュの大型化に伴いハード
ウェア量が増大する。このハードウェア量の増加は実際
の回路設計においてチップ間距離が大きくなり、遅延時
間の問題なども起こりうるという欠点がる。

発明の目的 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、キ
ャッシュの大型化によっても／翫−ドウェア量の増加を
抑えることができる情報処理装置を提供することにある
。

発明の構成 本発明によれば、主記憶装置の内容の一部写しをブロッ
クｔｊｉ位で格納するキャッシュメモリと、実アドレス
によりアクセスされ前記キャッシュメモリを索引するた
めのブロックアドレス情報を格納するアドレスアレイと
、分岐命令の実アドレスを指定する指定情報とこの分岐
命令の分岐先実アドレスを含む情報とを対にして複数対
記憶する分岐ヒストリテーブルとを含む情報処理装置で
あって、前記指定情報のうちワード内の分岐命令の位置
を示すためのワード内アドレス情報を、前記アドレスア
レイの各エントリに夫々対応して複数格納可能な領域を
このアドレスアレイに付加し、前記実アドレスのブロッ
クアドレス部の下位ビットに応じて前記アドレスアレイ
をアクセスしたとき、そのアクセスされたエントリに対
応した複数のワード内アドレス情報の１つを、前記実ア
ドレスのブロック内アドレス部の上位ビットにより選択
するようにしたことを特徴とする情報処理装置か得られ
る。

すなわち、本発明においては、分岐ヒストリーテーブル
をアクセスするアドレスアレイ（ＢＡＡ）を専用に持た
ず、キャッシュメモリ（１−ＣＡＣＩＩＥ　）をアクセ
スするアドレスアレイ（ＩＡＡ）に分岐ヒストリーテー
ブルをアクセスするアドレスアレイ（ＢＡＡ）の機能を
合わせて持たせることにより、ハードウェア量を減少さ
せようというものである。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

図において１は実アドレスを格納するレジスタであり、
キャッシュやアドレスアレイに対して格納データを供給
したり、索引したり、各々が格納していた先取りアドレ
スについてヒツトの有無を１週べる等するための実アド
レスを格納している。

２は主記憶の写しをブロック単位で保持するものであり
、命令語を保持し、実アドレスでアクセスされるキャッ
シュメモリ（１−ＣＡＣＨＥ　）である。

３は分岐ヒストリーテーブル（ＢＩＩＴ）において分岐
命令のアドレスを格納する部分であるＩＩＡＡと、１−
ＣＡＣＩＩＥ　２に対してアクセスを行うアドレスアレ
イＩＡＡの２つの機能を持つアドレスアレイ（ＩＢＡＡ
）である。

また、４はＢＡＡと対である分岐命令の分岐先アドレス
を格納するアドレスアレイ　（ＮＡＡ）である。

比較器５により、実アドレス１とＩＢＡＡ３に格納され
ていた先取りデータの正当性がチエツクされる。６及び
７は各々ＢＩＩＴがヒツト（分岐予測が１−Ｅ当である
）した時分岐命令アドレスを格納するしジスタ及び分岐
命令の分岐先アドレスを格納するレジスタである。

第２図はＩＢＡＡ３及びその周辺回路の詳細を示すブロ
ック図である。

従来技術の一例として記載した第４図からもわかるとう
り、ＩＡＡ　１１とＢＡＡ１２は共に実アドレスのビッ
ト０からビット１７を格納する。そこで、ＩＡＡにＢＡ
Ａの共通部分ビットＯからビット１７を侍たすことによ
り共有化させたのが本発明である。

３はＩＡＡに１３ＡＡの機能を搭載したアドレスアレイ
　（ＩＩ３ＡＡ）であり、５９ビツト×１２８　ワード
で（１■成されている。ＩＢＡＡ　３の１ワードはＩＡ
Ａの有効ビットＶｌ　と、ＩＡＡ　／ＢＡＡ共通のビッ
トＯからビット１７と、８組）ＢＡＡノ有効ヒツトＶＢ
と、ＢＡＡのワード内アドレスビット２８からビット３
１とからなる。

書込み動作について説明する。このＩＢＡＡ３をアクセ
スするのが実アドレス１のビット１８からビット２４の
７ビツトである。ところで第４図から分るように、ＢＡ
Ａは元々１にワードであるので、ビット１８から２７に
よるアクセスを行うようになっていたが、ＩＡＡは元々
１２８ワードであるので、＋１３ＡＡ　１ワードに付Ｂ
ＡＡは８ブロック分登録するよう構成する。

そこで、ＢＩＩＴ制御回路１０で生成される［３ＡＡの
有効ビットＶＢのＩＢＡＡへの登録ライトイネーブルを
実アドレスのビット２５からビット２７によりＷＥ制御
岐路部８にて制御する。ＩＡＡの有効ビットＶｌはＩＡ
Ａ制御回路部９にて生成されることは従来と同じである
。

読出しく動作）について説明する。実アドレスのビット
１８からビット２４によって示されたワードに格納され
ていたデータのうち、ビット０がらビット１７が実アド
レスのビット０からビット１７と比較器５１及びアンド
ゲート５２で比較される。この結果が等しくかつ実アド
レスのビット１８からビット２４によって示されたワー
ドのＩＡＡ有効ビットＶ１が有効であった時に、１＾Ａ
ヒツトと呼ぶ。

また、その時出力した８個のワード内アドレスは、実ア
ドレスのビット２５からビット２７をデコーダ５５でデ
コードしγこ結果により、セレクタ５４によってセレク
トされる。そのセレクタ出力はヒツトロジック５６によ
りワード内アドレスのヒツト信号となる。

また、ＩＡＡヒツトと同様に比較器５１の結果が一致を
示しかつＢＡＡ有効ビットＶＢ　　（セレクタ５４から
の出力結果）が有効であるとき、アンドゲート５３によ
り１３Ａ＾ヒツトが検出される。

発明の効果 以上述べた如く、本発明によれば、ＩＡＡとＢＡＡとの
共用化を図る様に構成しているので、キャッシュメモリ
の大型化に伴ってハードウェア２が比例して著しく増大
するということがなくなり、信号遅延の問題も解消され
るという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のＩＢＡＡ及びその周辺の詳細を示すブロック図、第３
図は従来技術を示すブロック図、第４図はＩＡＡ及びＢ
ＡＡとその周辺の詳細を示すブロック図、第５図はＩＡ
Ａ及びＢＡＡの各々に対する実アドレスの機能を示す図
である。 主要部分の符号の説明 １・・・・・・実アドレスレジスタ ２・・・・・・キャッシュメモリ ３・・・・・・ｌ　ＢＡＡ ４・・・・・・ＮＡＡ ６・・・・・分岐命令アドレスレジスタ７・・・・・・
分岐先アドレスレジスタ８・・・・・・ライトイネーブ
ル制御回路５４・・・・・・セレクタ ５５・・・・・・デコーダ

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置の内容の一部写しをブロック単位で格
   納するキャッシュメモリと、実アドレスによりアクセス
   され前記キャッシュメモリを索引するためのブロックア
   ドレス情報を格納するアドレスアレイと、分岐命令の実
   アドレスを指定する指定情報とこの分岐命令の分岐先実
   アドレスを含む情報とを対にして複数対記憶する分岐ヒ
   ストリテーブルとを含む情報処理装置であって、前記指
   定情報のうちワード内の分岐命令の位置を示すためのワ
   ード内アドレス情報を、前記アドレスアレイの各エント
   リに夫々対応して複数格納可能な領域をこのアドレスア
   レイに付加し、前記実アドレスのブロックアドレス部の
   下位ビットに応じて前記アドレスアレイをアクセスした
   とき、そのアクセスされたエントリに対応した複数のワ
   ード内アドレス情報の１つを、前記実アドレスのブロッ
   ク内アドレス部の上位ビットにより選択するようにした
   ことを特徴とする情報処理装置。