JPH03147133A

JPH03147133A - 情報処理装置

Info

Publication number: JPH03147133A
Application number: JP28657589A
Authority: JP
Inventors: Mayumi Kitsuta; 橘田　真裕美
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1989-11-02
Filing date: 1989-11-02
Publication date: 1991-06-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は命令語を保持し実アドレスでアクセスされるキ
ャッシュメモリを有する情報処理装置に関し、特に分岐
命令の実アドレスを指定する情報とその分岐先実アドレ
スとを対にて複数対記憶する分岐ヒストリーテーブルを
有して分岐予測を行う命令先取り装置に関する。

従来技術従来、分岐ヒストリーテーブルを用いて分岐予測を行な
うこの種の命令先取り装置としては、特開昭５９−９１
５５０号公報に開示された技術が存在する。

これは、実アドレスで命令をフェッチするに際して、先
取りすべきアドレスで命令記憶回路から命令を取出すと
同時に、分岐ヒストリーテーブルを索引し、もし分岐ヒ
ストリーテーブルにヒツトすれば、分岐ヒストリーテー
ブルより供給される予測された分岐先アドレスを、次に
先取りすべきアドレスとする。また、分岐ヒストリーテ
ーブルにヒツトしなければ、先取りアドレスに、命令記
憶回路から読出し幅を加算したアドレスを次に先取りす
べきアドレスとするものである。

このような従来技術の一例について第３図を参照して説
明する。図において、１は実アドレスを保持するレジス
タである。２，１１．１２及び４は各々実アドレスによ
って格納データが供給されたり、実アドレスによって索
引処理や予測（先取り）アドレスの比較処理等を行う部
分である。

詳述すれば、２は命令語を保持し、実アドレスでアクセ
スされるキャッシュメモリ（１−ＣＡＣＨＥ　）であり
、１１はメモリ中のブロックアドレスを格納するアドレ
スアレイ（ＩＡＡ）である。

１２はすでに実行した分岐命令であって、前回の分岐命
令がＧＯであった場合の分岐先アドレスを、予測分岐先
アドレスとして分岐予測を行う分岐ヒストリーテーブル
（ＢＩＩＴ）の中の回路であり、分岐命令の実アドレス
を指定する情報が格納されているアドレスアレイ（ＢＡ
Ａｉである。

４は分岐ヒストリーテーブル（ＢＩＩＴ）中の回路で、
分岐命令の分岐先実アドレスを含む情報を格納するアド
レスアレイ（ＮＡＡ）である。

１３はＩＡＡ　１１のヒツト検出ロジックであり、１４
はＢＡＡｉ２のヒツト検出ロジックであり、６は分岐命
令のアドレスを格納するレジスタ、７は分岐命令の分岐
先アドレスを格納するレジスタである。

このうち、本発明の趣旨であるハードウェア量の減少に
係わるＩＡＡ　、　ＢＡＡを中心に従来技術について述
べる。第４図はＩＡＡ　１１及びＢＡＡ　１２及びその
周辺部の詳細を示すブロック図であり、第５図は実アド
レス１のＢＡＡ、　ＢＡＡに対する機能を夫々示す図で
ある。

第３図に記した様に、Ｉ−ＣＡＣＩＩＥ　２は８つのブ
ロックにより構成されている。それらのブロックは実ア
ドレス１のビット０からビット１７の計１８ビットのブ
ロックアドレスのキ一部（４１０）により示される。こ
のＩ−ＣＡＣＨＥ　２をアクセスするアドレスを格納す
るアドレスアレイがＩＡＡ　１１である。

ＢＡＡ１１はＩＡ＾無効を知らせるＩＡＡ有効ビットＶ
　Ｉ（４１４）を持っている。このＩＡＡ有効ビットは
（Ａへ制御回路部９にて生成される。ここで言う］へ＾
無効とは、例えば、主記憶からＩ−ＣＡＣＩＩＥ　２へ
の読出しくブロックロード）が行われていない時（ＮＰ
Ｂ・・・ＮＯＴ　ＦＯＵＮＤ　ＢＬＯＣＫ時）又は物理
境界外エラー時等のｒＡＡの索引すべきＩ−ＣＡＣＩＩ
Ｅが存在しないことを示す。

また、ブロックはいくつかのワードから構成されており
、第４図の例では、１２８のワードから構成されている
。そこで、このＩＡＡは実アドレスのビット１８からビ
ット２４の索引用セットアドレス部（４１１，）により
アクセスされるようになっている。

さて、１人ＡｌｌにおいてＩＡＡ有効ビットｖ１（４１
７）　によりＩＡＡ有効が示されている時、実アドレス
のビット１８からビット２４により示されているワード
に書込まれていたＩ−ＣＡＣＩＩＢアクセスアドレスの
ビットＯからビット１７（４１Ｂ）は実アドレスのビッ
ト０からビット７　（４１０）　　と比較される。これ
はＩＡＡヒツト検出ロジック１３の比較器５１及びアン
ドゲート５２により行われる。

これが一致していた場合をＩＡＡヒッ）　（４２１）と
呼び命令フェッチが正しく当っていることを示す。

反対に、一致がみられなかった場合、Ｉ−ＣＡＣＩＩＥ
に対応するブロックが読出されていないことを意味し、
主記憶に対するブロックロードの要求を発行してＩＡＡ
更新等のＮＰＢ処理を行う。

分岐ヒストリーテーブル（ＢＨＴ）は、すてに実行した
分岐命令であって前回の分岐命令がＧｏであった場合の
分岐先アドレスを、予測分岐先アドレスとして分岐予測
を行う部分である。その分岐命令のアドレスを格納する
のが分岐命令アドレスアレイＢＡＡ１２である。

ココニは、分岐命令の実アドレスのワードアドレスキ一
部であるビット０からビット１７（４１０）と、実アド
レスのワード内アドレスであるビット２８からビット３
１（４１３）と、ＢＡＡ無効を知らせるＢＡＡ有効ビッ
トＶＢ（４１５）とが格納されている。ＢＡＡ有効ビッ
トＶＢはＢＩＩＴ制御回路部１０にて生成される。

さて、ＢＡＡ１２において、ＢＡＡ有効ビットＶＩ３に
よりＢＡ＾有効が示されている時、実アドレスのビット
１８からビット２７の索引用セットアドレス部（４１２
）によって示されているＢＡＡのワードに書込まれてい
たビット０からビット１７（４１８）は、実アドレスの
ビット０からビット１７（４１０）と比較される。これ
はＢＡＡヒツト検出ロジック１４の比較器１４１及びア
ンドゲート１４２により行われる。これが一致していた
場合を１３Ａ＾ヒツト（４２２）と呼ぶ。

また、同時に読出される実アドレスのビット１８からビ
ット２７によってテされているＢＡＡ　１２のワードに
書込まれていたビット２８からビット３１（４１９）は
ヒツトロジック１４３によりワード内の分岐命令の存在
を知る信号であるワード内アドレスヒツト信号（４２３
）を生成する。尚、このワード内アドレスはワード内の
分岐命令の位置を知らせるものである。

上述した従来の技術はキャッシュの大型化に伴いハード
ウェア量が増大する。このハードウェア量の増加は実際
の回路設計においてチップ間距離が大きくなり、遅延時
間の問題なども起こりうるという欠点がる。

発明の目的そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、キ
ャッシュの大型化によってもハードウェア量の増加を抑
えることができる情報処理装置を提供することにある。

発明の構成本発明によれば、主記憶装置の内容の一部写しをブロッ
ク単位で格納するキャッシュメモリと、実アドレスによ
りアクセスされ前記キャッシュメモリを索引するための
ブロックアドレス情報を格納するアドレスアレイと、分
岐命令の実アドレスを指定する指定情報とこの分岐命令
の分岐先実アドレスを含む情報とを対にして複数対記憶
する分岐ヒストリテーブルとを含む情報処理装置であっ
て、前記指定情報のうちワード内の分岐命令の位置を示
すためのワード内アドレス情報を、前記アドレスアレイ
の各エントリに夫々対応じて複数格納可能な領域をこの
アドレスアレイに付加し、前記実アドレスのブロック内
アドレス部の上位ビットに応じて前記アドレスアレイを
アクセスするようにしたことを特徴とする情報処理装置
が得られる。

すなわち、本発明においては、分岐ヒストリーテーブル
をアクセスするアドレスアレイ（ＢＡＡ）と、キャッシ
ュメモリ（＋−ＣＡＣＩＩＥ　）をアクセスするアドレ
スアレイ（ＩＡＡ）とを共用化することにより、ハード
ウェア量を減少させようというものである。

実施例次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

図において１は実アドレスを格納するレジスタであり、
キャッシュやアドレスアレイに対して格納データを供給
したり、索引したり、各々が格納していた先取リアドレ
スについてヒツトの有無を調べる等するための実アドレ
スを格納している。

２は主記憶の写しをブロック単位で保持するものであり
、命令語を保持し、実アドレスでアクセスされるキャッ
シュメモリ（１−〇ＡＣＩＩＢ　）である。

３は分岐ヒストリーテーブル（ＢＩＴ）において分岐命
令のアドレスを格納する部分であるＢＡＡと、１−ＣＡ
ＣＨＥ　２に対してアクセスを行うアドレスアレイＩＡ
Ａの２つの機能を持つアドレスアレイ（ＩＢＡＡ）であ
る。

また、４はＢＡＡと対である分岐命令の分岐先アドレス
を格納するアドレスアレイ（ＮＡＡ）である。

比較器５により、実アドレス１とＩＢＡＡ３に格納され
ていた先取りデータの正当性がチエツクされる。６及び
７は各々ＢＩＴがヒツト（分岐予測が正当である）した
時分岐命令アドレスを格納するレジスタ及び分岐命令の
分岐先アドレスを格納するレジスタである。

第２図はＩＢＡＡ３及びその周辺回路の詳細を示すブロ
ック図である。

従来技術の一例として記載した第４図からもわかるとう
り、ＩＡＡ１１とＢＡＡ１２は共に実アドレスのビット
０からビット１７を格納する。そこで、ＢＡＡにＩＡＡ
におけるＩＡＡ有効ビットｖ１を持たすことにより共有
化させたのが本発明である。

３はＢＡＡにＩＡＡの機能を搭載したアドレスアレイ（
ＩＢＡＡ）であり、２４ビツトＸｌｋワードで構成され
ている。ＩＢＡＡ３の１ワードはＩＡＡの有効ビットＶ
ｌ（２１３）と、ＩＡＡ　／１３ＡＡ共通のビット０か
らビット１７（２１０）と、ＢＡＡの有効ビットＶＢ（
２１７）と、ＢＡＡのワード内アドレスビット２８から
ビット３１（２１Ｂ）とからなる。

書込み動作について説明する。このＩＢＡＡ３をアクセ
スするのが実アドレス１のビット１８からビット２７の
１０ビツト（２１２）である。ところで第４図から分る
ように、ＢＡＡは元々１にワードであるので、ビット１
８から２７によるアクセスを行うようになっていたが、
ＩＡＡは元々１２８ワードであるので、ＩＡＡ　１ワー
ドに付ＢＡ＾は８ワ一ド分登録するよう構成する。

そこで、１＾Ａ制御回路９て生成されるＩＡＡの有効ビ
ットＶｌ（２１４）のＩＢＡＡへの登録を、実アドレス
のビット１８からビット２４　（２１１）により、Ｖｌ
制御部８にて制御する。ＢＡＡの有効ビットＶＢはＢＩ
ＩＴ制御回路部１０にて生成されることは従来と同じで
ある。

読出しく動作）について説明する。実アドレスのビット
１８からビット２７によって示されたワードに格納され
ていたデータのうち、ビットＯがらビット１７（２１９
）が実アドレスのビットＯからビット１７と比較器５１
及びアンドゲート５２で比較される。この結果が等しく
かつ実アドレスのビット１８からビット２７によって示
されたワードのＩＡＡ有効ビットＶｌ（２１８）が有効
であった時に、ＩＡＡヒツトと呼ぶ。

また、ＩＡＡヒツトと同様に比較器５１の結果が一致を
示しかつＢＡＡ有効ビットＶＢ（２２０）が有効である
とき、アンドゲート５３によりＢＡＡヒツトが検出され
る。また、そのとき出力されたビット２８からビット３
１のワード内アドレス（２２１）は、ヒツトロジック５
６により、ワード内アドレスのヒツト検出に用いられる
。

発明の効果以上述べた如く、本発明によれば、ＩＡＡとＢＡＡとの
共用化を図る様に構成しているので、キャッシュメモリ
の大型化に伴ってハードウェア量が比例して著しく増大
するということがなくなり、信号遅延の問題も解消され
るという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のＩＢＡＡ及びその周辺の詳細を示すブロック図、第３
図は従来技術を示すブロック図、第４図はＩＡＡ及びＢ
ＡＡとその周辺の詳細を示すブロック図、第５図はＩＡ
Ａ及びＢＡＡの各々に対する実アドレスの機能を示す図
である。主要部分の符号の説明１・・・・・・実アドレスレジスタ　３・・・・・・Ｉ
ＢＡＡ２・・・・・・キャッシュメモリ　　４・・・・
・・ＮＡＡ６・・・・・・分岐命令アドレスレジスタ７
・・・・・・分岐先アドレスレジスタ８・・・・・・ｖ
１制御回路

Claims

【特許請求の範囲】

（１）主記憶装置の内容の一部写しをブロック単位で格
納するキャッシュメモリと、実アドレスによりアクセス
され前記キャッシュメモリを索引するためのブロックア
ドレス情報を格納するアドレスアレイと、分岐命令の実
アドレスを指定する指定情報とこの分岐命令の分岐先実
アドレスを含む情報とを対にして複数対記憶する分岐ヒ
ストリテーブルとを含む情報処理装置であって、前記指
定情報のうちワード内の分岐命令の位置を示すためのワ
ード内アドレス情報を、前記アドレスアレイの各エント
リに夫々対応して複数格納可能な領域をこのアドレスア
レイに付加し、前記実アドレスのブロック内アドレス部
の上位ビットに応じて前記アドレスアレイをアクセスす
るようにしたことを特徴とする情報処理装置。