JP2982506B2 - 分岐ヒストリテーブル制御回路 - Google Patents
分岐ヒストリテーブル制御回路Info
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- JP2982506B2 JP2982506B2 JP4218848A JP21884892A JP2982506B2 JP 2982506 B2 JP2982506 B2 JP 2982506B2 JP 4218848 A JP4218848 A JP 4218848A JP 21884892 A JP21884892 A JP 21884892A JP 2982506 B2 JP2982506 B2 JP 2982506B2
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Description
【０００１】
【産業上の利用分野】本発明は分岐ヒストリテーブル制
御回路に関し、特に分岐ヒストリテーブルの制御回路に
おける分岐ヒストリテーブルの書込み制御に関する。
御回路に関し、特に分岐ヒストリテーブルの制御回路に
おける分岐ヒストリテーブルの書込み制御に関する。
【０００２】
【従来の技術】分岐ヒストリテーブルは、ＵＳＰ７０９
４２６（特公昭５０−２２３８４号公報）の明細書に記
載されており、命令の処理の高速化（特に分岐命令の処
理の高速化）に効果があり、現在、各種のデータ処理装
置で使用されている。また、記憶できる分岐命令の数は
限られるため新しい分岐命令を記憶するためには古い分
岐命令をすてる必要がありＬＲＵ，ＦＩＦＯなどの手段
が用いられる。
４２６（特公昭５０−２２３８４号公報）の明細書に記
載されており、命令の処理の高速化（特に分岐命令の処
理の高速化）に効果があり、現在、各種のデータ処理装
置で使用されている。また、記憶できる分岐命令の数は
限られるため新しい分岐命令を記憶するためには古い分
岐命令をすてる必要がありＬＲＵ，ＦＩＦＯなどの手段
が用いられる。
【０００３】
【発明が解決しようとする課題】上述した従来の分岐ヒ
ストリテーブルの制御回路は、過去数回分の履歴によっ
て書替えを制御するが、ＬＲＵやＦＩＦＯの場合、最後
の動作に影響されてしまい、実際には、ほとんど使われ
ない分岐命令が残り、頻繁に使用する分岐命令が新しい
分岐命令に書替えられることが考えられる。
ストリテーブルの制御回路は、過去数回分の履歴によっ
て書替えを制御するが、ＬＲＵやＦＩＦＯの場合、最後
の動作に影響されてしまい、実際には、ほとんど使われ
ない分岐命令が残り、頻繁に使用する分岐命令が新しい
分岐命令に書替えられることが考えられる。
【０００４】
【課題を解決するための手段】本発明の分岐ヒストリテ
ーブル制御回路は、分岐命令のアドレスと該分岐命令の
分岐先アドレスを対にして記憶する分岐ヒストリテーブ
ルを少なくとも２組有するデータ処理装置において、命
令取出しアドレスと前記分岐ヒストリテーブルのそれぞ
れの組の分岐命令アドレスを比較し、一致（ヒット），
不一致（ミス）を検出する第１の比較手段群と、第１の
比較手段群の検出結果に従って、そのヒット回数を前記
分岐ヒストリテーブルのそれぞれの組の分岐命令アドレ
スに対応して記憶する第１の記憶手段と、第１の比較手
段群の検出結果に従ってヒットした組の履歴を記憶する
第２の記憶手段と、分岐ヒストリテーブルの内容を書替
える際に、前記第１の記憶手段に記憶した各組対応のヒ
ット回数の内どの組のヒット回数がある回数以上である
かを検出する検出手段と、前記第１の記憶手段に記憶し
た各組対応のヒット回数を比較し、ヒット回数の一番少
ない組を検出する第２の比較手段と、前記検出手段によ
りある回数以上ヒットしていることが検出された場合、
第２の比較手段の検出結果に従って一番ヒット回数の少
ない分岐ヒストリテーブルの組に、そうでない場合は前
記第２の記憶手段の内容によって決定される組に新しい
分岐命令の命令アドレスと該新しい分岐命令の分岐先ア
ドレスを対にして記録する手段とから構成される。
ーブル制御回路は、分岐命令のアドレスと該分岐命令の
分岐先アドレスを対にして記憶する分岐ヒストリテーブ
ルを少なくとも２組有するデータ処理装置において、命
令取出しアドレスと前記分岐ヒストリテーブルのそれぞ
れの組の分岐命令アドレスを比較し、一致（ヒット），
不一致（ミス）を検出する第１の比較手段群と、第１の
比較手段群の検出結果に従って、そのヒット回数を前記
分岐ヒストリテーブルのそれぞれの組の分岐命令アドレ
スに対応して記憶する第１の記憶手段と、第１の比較手
段群の検出結果に従ってヒットした組の履歴を記憶する
第２の記憶手段と、分岐ヒストリテーブルの内容を書替
える際に、前記第１の記憶手段に記憶した各組対応のヒ
ット回数の内どの組のヒット回数がある回数以上である
かを検出する検出手段と、前記第１の記憶手段に記憶し
た各組対応のヒット回数を比較し、ヒット回数の一番少
ない組を検出する第２の比較手段と、前記検出手段によ
りある回数以上ヒットしていることが検出された場合、
第２の比較手段の検出結果に従って一番ヒット回数の少
ない分岐ヒストリテーブルの組に、そうでない場合は前
記第２の記憶手段の内容によって決定される組に新しい
分岐命令の命令アドレスと該新しい分岐命令の分岐先ア
ドレスを対にして記録する手段とから構成される。
【０００５】更に本発明の分岐ヒストリテーブル制御回
路は、分岐命令のアドレスと該分岐命令の分岐先アドレ
スを対にして記憶する分岐ヒストリテーブルを少なくと
も２組有するデータ処理装置において、命令取出しアド
レスと前記分岐ヒストリテーブルのそれぞれの組の分岐
命令アドレスを比較し、一致（ヒット），不一致（ミ
ス）を検出する第１の比較手段群と、第１の比較手段群
の検出結果に従って、そのヒット回数を前記分岐ヒスト
リテーブルのそれぞれの組の分岐命令アドレスに対応し
て記憶する第１の記憶手段と、第１の比較手段群の検出
結果に従って、ヒットした組の履歴を記憶する第２の記
憶手段２と、分岐ヒストリテーブルの内容を書替える際
に前記第１の記憶手段に記憶された各組対応のヒット回
数の最大値と最小値の差がある回数以上かどうかを検出
する検出手段と、前記第１の記憶手段に記憶した各組対
応のヒット回数を比較し、ヒット回数の一番少ない組を
検出する第２の比較手段と、前記検出手段によりある回
数以上であった場合、第２の比較手段の検出結果に従っ
て一番ヒット回数の少ない分岐ヒストリテーブルの組
に、そうでない場合は前記第２の記憶手段の内容で決定
される組に新しい分岐命令の分岐命令アドレスと分岐先
アドレスを対にして記録する手段とから構成される。
路は、分岐命令のアドレスと該分岐命令の分岐先アドレ
スを対にして記憶する分岐ヒストリテーブルを少なくと
も２組有するデータ処理装置において、命令取出しアド
レスと前記分岐ヒストリテーブルのそれぞれの組の分岐
命令アドレスを比較し、一致（ヒット），不一致（ミ
ス）を検出する第１の比較手段群と、第１の比較手段群
の検出結果に従って、そのヒット回数を前記分岐ヒスト
リテーブルのそれぞれの組の分岐命令アドレスに対応し
て記憶する第１の記憶手段と、第１の比較手段群の検出
結果に従って、ヒットした組の履歴を記憶する第２の記
憶手段２と、分岐ヒストリテーブルの内容を書替える際
に前記第１の記憶手段に記憶された各組対応のヒット回
数の最大値と最小値の差がある回数以上かどうかを検出
する検出手段と、前記第１の記憶手段に記憶した各組対
応のヒット回数を比較し、ヒット回数の一番少ない組を
検出する第２の比較手段と、前記検出手段によりある回
数以上であった場合、第２の比較手段の検出結果に従っ
て一番ヒット回数の少ない分岐ヒストリテーブルの組
に、そうでない場合は前記第２の記憶手段の内容で決定
される組に新しい分岐命令の分岐命令アドレスと分岐先
アドレスを対にして記録する手段とから構成される。
【０００６】
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の実施例であり図２はその一
部の詳細図である。図１において、命令アドレスレジス
タ（ＩＡＲ）１は、命令アドレスを保持するレジスタで
あり、命令の取出し時には命令取出しアドレスを、分岐
ヒストリテーブルへの登録時には登録される分岐命令の
アドレスを信号線１００を介しＡＤＡ（図示せず）より
受け、その下位部の複数ｂｉｔを信号線１０１を介して
命令アドレスアレイ０（１）（ＩＡＡ０（１））５
（５′），分岐先アドレスアレイ０（１）（ＤＡＡ０
（１））６（６′），ＨＩＴ回数アドレスセレクタ（Ｈ
ＣＭＡＸ）４及びＨＩＴ回数アドレスレジスタ（ＨＣＡ
Ｒ）３にアドレスとして送出し、その上位部を信号線１
０２を介し命令アドレスアレイ０／１及び命令アドレス
比較回路０（１）（ＩＡＣ０（１））８（８′）に命令
アドレスとして送出する。
部の詳細図である。図１において、命令アドレスレジス
タ（ＩＡＲ）１は、命令アドレスを保持するレジスタで
あり、命令の取出し時には命令取出しアドレスを、分岐
ヒストリテーブルへの登録時には登録される分岐命令の
アドレスを信号線１００を介しＡＤＡ（図示せず）より
受け、その下位部の複数ｂｉｔを信号線１０１を介して
命令アドレスアレイ０（１）（ＩＡＡ０（１））５
（５′），分岐先アドレスアレイ０（１）（ＤＡＡ０
（１））６（６′），ＨＩＴ回数アドレスセレクタ（Ｈ
ＣＭＡＸ）４及びＨＩＴ回数アドレスレジスタ（ＨＣＡ
Ｒ）３にアドレスとして送出し、その上位部を信号線１
０２を介し命令アドレスアレイ０／１及び命令アドレス
比較回路０（１）（ＩＡＣ０（１））８（８′）に命令
アドレスとして送出する。
【０００９】分岐先アドレスレジスタ（ＤＡＲ）２は、
分岐ヒストリテーブルへの分岐命令登録時に命令アドレ
スレジスタ１と対応して分岐命令の分岐先アドレスを保
持するレジスタであり、ＡＤＡ（図示せず）より送出さ
れた分岐先アドレスを信号線１０４を介して分岐先アド
レスアレイ０／１（６，６′）に送出する。
分岐ヒストリテーブルへの分岐命令登録時に命令アドレ
スレジスタ１と対応して分岐命令の分岐先アドレスを保
持するレジスタであり、ＡＤＡ（図示せず）より送出さ
れた分岐先アドレスを信号線１０４を介して分岐先アド
レスアレイ０／１（６，６′）に送出する。
【００１０】ＨＩＴ回数アドレスレジスタ３はＨＩＴ回
数メモリ０（１）（ＨＣＭ０（１））７，７′更新用の
アドレスを保持するレジスタであり、命令アドレスレジ
スタ１より信号線１０１を介し送出された命令取出しア
ドレスの下位部を受け、信号線１０５を介しＨＩＴ回数
メモリアドレスセレクタ（ＨＣＡＸ）４に更新時アドレ
スとして送出する。ＨＩＴ回数アドレスセレクタ４は、
ＨＩＴ回数メモリ０／１（７，７′）のアドレスを選択
する回路であり、予測ＨＩＴフラグ（ＰＨＦ）１０によ
り、命令先取りで予測分岐先が検出されたことが示され
た場合は、信号線１０５を介しＨＩＴ回数アドレスレジ
スタ３より送出されるアドレスを、又、そうでない場合
には信号線１０１を介し命令アドレスレジスタ１より送
出される命令アドレスの下位部を選択し、信号線１０６
を介してＨＩＴ回数メモリ０／１（７，７′）のアドレ
スとして送出する。
数メモリ０（１）（ＨＣＭ０（１））７，７′更新用の
アドレスを保持するレジスタであり、命令アドレスレジ
スタ１より信号線１０１を介し送出された命令取出しア
ドレスの下位部を受け、信号線１０５を介しＨＩＴ回数
メモリアドレスセレクタ（ＨＣＡＸ）４に更新時アドレ
スとして送出する。ＨＩＴ回数アドレスセレクタ４は、
ＨＩＴ回数メモリ０／１（７，７′）のアドレスを選択
する回路であり、予測ＨＩＴフラグ（ＰＨＦ）１０によ
り、命令先取りで予測分岐先が検出されたことが示され
た場合は、信号線１０５を介しＨＩＴ回数アドレスレジ
スタ３より送出されるアドレスを、又、そうでない場合
には信号線１０１を介し命令アドレスレジスタ１より送
出される命令アドレスの下位部を選択し、信号線１０６
を介してＨＩＴ回数メモリ０／１（７，７′）のアドレ
スとして送出する。
【００１１】ＨＩＴ回数アドレスセレクタ４は、ＨＩＴ
回数メモリ０／１（７，７′）のアドレスを選択する回
路であり、予測ＨＩＴフラグ（ＰＨＦ）１０により、命
令先取りで予測分岐先が検出されたことが示された場合
は、信号線１０５を介しＨＩＴ回数アドレスレジスタ３
より送出されるアドレスを、又、そうでない場合には、
信号線１０１を介し命令アドレスレジスタ１より送出さ
れる命令アドレスの下位部を選択し、信号線１０６を介
しＨＩＴ回数メモリ０／１（７，７′）にアドレスとし
て送出する、命令アドレスアレイ０／１（５，５′）
は、分岐命令のアドレスを記憶するメモリであり、信号
線１０１を介し命令アドレスレジスタ１から示される命
令アドレスの下位部をアドレスとして、ＡＮＤ回路２３
（２３′）それぞれによって信号線１２７（１２８）を
介して書込みが示された場合それぞれ命令アドレスアレ
イ（５，５′）に命令アドレスレジスタ１の上位部を信
号線１０２を介して記憶し、そうでない場合は、記憶し
ている分岐命令アドレスを信号線１０７（１０８）を介
し命令アドレス比較機０／１（ＩＡＣ０（１））（８，
８′）に以前の分岐命令アドレスとして送出する。
回数メモリ０／１（７，７′）のアドレスを選択する回
路であり、予測ＨＩＴフラグ（ＰＨＦ）１０により、命
令先取りで予測分岐先が検出されたことが示された場合
は、信号線１０５を介しＨＩＴ回数アドレスレジスタ３
より送出されるアドレスを、又、そうでない場合には、
信号線１０１を介し命令アドレスレジスタ１より送出さ
れる命令アドレスの下位部を選択し、信号線１０６を介
しＨＩＴ回数メモリ０／１（７，７′）にアドレスとし
て送出する、命令アドレスアレイ０／１（５，５′）
は、分岐命令のアドレスを記憶するメモリであり、信号
線１０１を介し命令アドレスレジスタ１から示される命
令アドレスの下位部をアドレスとして、ＡＮＤ回路２３
（２３′）それぞれによって信号線１２７（１２８）を
介して書込みが示された場合それぞれ命令アドレスアレ
イ（５，５′）に命令アドレスレジスタ１の上位部を信
号線１０２を介して記憶し、そうでない場合は、記憶し
ている分岐命令アドレスを信号線１０７（１０８）を介
し命令アドレス比較機０／１（ＩＡＣ０（１））（８，
８′）に以前の分岐命令アドレスとして送出する。
【００１２】分岐先アドレスアレイ０／１（６，６′）
は、命令アドレスアレイ０／１（５，５′）に対応して
分岐命令の分岐先アドレスを記憶するメモリであり、Ａ
ＮＤ回路２３（２３′）により各々信号線１２７（１２
８）で書込みを指示された場合は、分岐先アドレスレジ
スタ２より信号線１０４を介し送出される分岐先アドレ
スを信号線１０１を介し命令アドレスレジスタ１より示
されるアドレスに書込み、それ以外の場合は、信号線１
０１を介し命令アドレスレジスタ１より示されるアドレ
スより以前の分岐先アドレスを読出し、各々信号線１０
９（１１０）を介し予測分岐先アドレス選択器（ＰＤＡ
Ｘ）１２に送出する。
は、命令アドレスアレイ０／１（５，５′）に対応して
分岐命令の分岐先アドレスを記憶するメモリであり、Ａ
ＮＤ回路２３（２３′）により各々信号線１２７（１２
８）で書込みを指示された場合は、分岐先アドレスレジ
スタ２より信号線１０４を介し送出される分岐先アドレ
スを信号線１０１を介し命令アドレスレジスタ１より示
されるアドレスに書込み、それ以外の場合は、信号線１
０１を介し命令アドレスレジスタ１より示されるアドレ
スより以前の分岐先アドレスを読出し、各々信号線１０
９（１１０）を介し予測分岐先アドレス選択器（ＰＤＡ
Ｘ）１２に送出する。
【００１３】ＨＩＴ回数メモリ０／１（７，７′）は命
令アドレスアレイ０／１（５，５′）に対応してＨＩＴ
した回数を記憶するメモリであり、ＡＮＤ回路２３（２
３ａ）及びＡＮＤ回路２３ｂ（２３ｃ）により信号線１
２７（１２８），１２９（１３０）を介して書込みが指
示されるとＨＩＴ回数更新レジスタ（ＨＣＵＲ）２１よ
り信号線１２６を介して指示される回数をＨＩＴ回数ア
ドレスセレクタ４によって信号線１０６を介して指示さ
れるアドレスに書込み、それ以外の時は信号線１１１
（１１２）を介しＨＩＴ回数比較器（ＨＣＣ）１６及び
ＨＩＴ回数セレクタ（ＨＣＸ）１８に送出する。
令アドレスアレイ０／１（５，５′）に対応してＨＩＴ
した回数を記憶するメモリであり、ＡＮＤ回路２３（２
３ａ）及びＡＮＤ回路２３ｂ（２３ｃ）により信号線１
２７（１２８），１２９（１３０）を介して書込みが指
示されるとＨＩＴ回数更新レジスタ（ＨＣＵＲ）２１よ
り信号線１２６を介して指示される回数をＨＩＴ回数ア
ドレスセレクタ４によって信号線１０６を介して指示さ
れるアドレスに書込み、それ以外の時は信号線１１１
（１１２）を介しＨＩＴ回数比較器（ＨＣＣ）１６及び
ＨＩＴ回数セレクタ（ＨＣＸ）１８に送出する。
【００１４】命令アドレス比較回路０／１（８，８′）
は、以前の分岐命令のアドレスと命令取出しアドレスを
比較する比較器であり、信号線１０７（１０８）を介し
命令アドレスアレイ０／１（５，５′）より送出される
分岐命令アドレスと、信号線１０２を介し命令アドレス
レジスタ１より送出される命令アドレスを比較し一致す
ると“１”、そうでない場合は“０”を信号線１１４
（１１５）を介し、ＯＲ回路９（及び予測ＨＩＴ組フラ
グ（ＰＨＬＦ）１１，予測分岐先セレクタ１２，ＨＩＴ
回数セレクタ１８）に送出する。ＯＲ回路９は、０／１
のどちらかの組でＨＩＴしたことを示すためのものであ
り、信号線１１４を介し命令アドレス比較回路０（８）
より送出される命令アドレスアレイ０（５）の比較結果
と、信号線１１５を介し命令アドレス比較回路１
（８′）より送出される命令アドレスアレイ（５′）の
比較結果の論理和を信号線１１６を介し予測ＨＩＴフラ
グ１０に送出する。
は、以前の分岐命令のアドレスと命令取出しアドレスを
比較する比較器であり、信号線１０７（１０８）を介し
命令アドレスアレイ０／１（５，５′）より送出される
分岐命令アドレスと、信号線１０２を介し命令アドレス
レジスタ１より送出される命令アドレスを比較し一致す
ると“１”、そうでない場合は“０”を信号線１１４
（１１５）を介し、ＯＲ回路９（及び予測ＨＩＴ組フラ
グ（ＰＨＬＦ）１１，予測分岐先セレクタ１２，ＨＩＴ
回数セレクタ１８）に送出する。ＯＲ回路９は、０／１
のどちらかの組でＨＩＴしたことを示すためのものであ
り、信号線１１４を介し命令アドレス比較回路０（８）
より送出される命令アドレスアレイ０（５）の比較結果
と、信号線１１５を介し命令アドレス比較回路１
（８′）より送出される命令アドレスアレイ（５′）の
比較結果の論理和を信号線１１６を介し予測ＨＩＴフラ
グ１０に送出する。
【００１５】予測ＨＩＴフラグ１０は、予測分岐先が検
出されたことを示すＦ／Ｆであり、信号線１１６を介
し、ＯＲ回路９より命令アドレス比較回路０及び１の比
較結果を受け、それを信号線１１７を介し、ＨＩＴ回数
アドレスセレクタ４（この線は示していない），ＡＮＤ
回路２３，２３ａ及びＩＦＣ（図示せず）に送出する。
出されたことを示すＦ／Ｆであり、信号線１１６を介
し、ＯＲ回路９より命令アドレス比較回路０及び１の比
較結果を受け、それを信号線１１７を介し、ＨＩＴ回数
アドレスセレクタ４（この線は示していない），ＡＮＤ
回路２３，２３ａ及びＩＦＣ（図示せず）に送出する。
【００１６】予測ＨＩＴ組フラグ１１は、どちらの組で
ＨＩＴしたかを示すＦ／Ｆであり、信号線１１５を介し
命令アドレス比較回路（８′）の出力を受け、ＡＮＤ／
ＮＡＮＤ回路２２に信号線１１８を介し出力する。
ＨＩＴしたかを示すＦ／Ｆであり、信号線１１５を介し
命令アドレス比較回路（８′）の出力を受け、ＡＮＤ／
ＮＡＮＤ回路２２に信号線１１８を介し出力する。
【００１７】予測分岐先セレクタ１２は、予測分岐先ア
ドレスを選択する選択器であり、信号線１０９及び１１
０を介して分岐先アドレスアレイ０（６），分岐先アド
レスアレイ１（６′）より出力される以前の分岐先アド
レスを信号線１１５を介して命令アドレス比較回路１
（８′）よりの出力に従って選択し、信号線１１９を介
し予測分岐先アドレスレジスタ（ＰＤＡＲ）１３に送出
する。
ドレスを選択する選択器であり、信号線１０９及び１１
０を介して分岐先アドレスアレイ０（６），分岐先アド
レスアレイ１（６′）より出力される以前の分岐先アド
レスを信号線１１５を介して命令アドレス比較回路１
（８′）よりの出力に従って選択し、信号線１１９を介
し予測分岐先アドレスレジスタ（ＰＤＡＲ）１３に送出
する。
【００１８】予測分岐先レジスタ１３は、予測分岐先ア
ドレスを保持するレジスタであり、信号線１１９を介し
て予測分岐先セレクタ１２より送出された予測分岐先ア
ドレスを受け、信号線１２０を介してその予測分岐先ア
ドレスをＡＤＡ（図示せず）に送出する。
ドレスを保持するレジスタであり、信号線１１９を介し
て予測分岐先セレクタ１２より送出された予測分岐先ア
ドレスを受け、信号線１２０を介してその予測分岐先ア
ドレスをＡＤＡ（図示せず）に送出する。
【００１９】書込みフラグ（ＷＦ０）１４は、分岐命令
の登録動作の第一ステージを示すＦ／Ｆであり、ＩＦＣ
（図示せず）より送出される分岐命令登録信号を信号線
１２１を介し受け、信号線１２２を介し書込みフラグ１
（ＷＦ１）１５及びＨＩＴ回数加算セレクタ（ＨＣＡ
Ｘ）２０に送出する。
の登録動作の第一ステージを示すＦ／Ｆであり、ＩＦＣ
（図示せず）より送出される分岐命令登録信号を信号線
１２１を介し受け、信号線１２２を介し書込みフラグ１
（ＷＦ１）１５及びＨＩＴ回数加算セレクタ（ＨＣＡ
Ｘ）２０に送出する。
【００２０】書込みフラグ１（１５）は、分岐命令の登
録動作の第二ステージを示すＦ／Ｆであり信号線１２２
を介し書込みフラグ０（１４）より出力される信号を受
け、信号線１２３を介し、ＡＮＤ回路２３ｂ及び２３ｃ
に送出する。
録動作の第二ステージを示すＦ／Ｆであり信号線１２２
を介し書込みフラグ０（１４）より出力される信号を受
け、信号線１２３を介し、ＡＮＤ回路２３ｂ及び２３ｃ
に送出する。
【００２１】図２は第１の実施例である比較手段５０ａ
の詳細を示す。図２において、ＨＩＴ回数比較器１６
は、登録動作の第一ステージでどちらの組に登録するか
を決定する為に各組ＨＩＴ回数を比較する回路であり、
信号線１１１を介しＨＩＴ回数メモリ０（７）より出力
されるＨＩＴ回数と、信号線１１２を介しＨＩＴ回数メ
モリ１（７′）より送出されたＨＩＴ回数を比較し、Ｈ
ＩＴ回数メモリ０の出力が大きい場合“１”をそれ以外
は“０”を信号線１３６を介しＨＩＴ回数比較フラグ
（ＨＣＣＦ）１７に送出する。 ＨＩＴ回数比較フラグ
１７は、登録動作時にどちらの組に登録するかを決定す
るＦ／Ｆであり、信号線１３６を介しＨＩＴ回数比較器
１６より送出されるＨＩＴ回数比較結果を受け、それを
ＡＮＤ／ＮＡＮＤ回路２２′に送出する。
の詳細を示す。図２において、ＨＩＴ回数比較器１６
は、登録動作の第一ステージでどちらの組に登録するか
を決定する為に各組ＨＩＴ回数を比較する回路であり、
信号線１１１を介しＨＩＴ回数メモリ０（７）より出力
されるＨＩＴ回数と、信号線１１２を介しＨＩＴ回数メ
モリ１（７′）より送出されたＨＩＴ回数を比較し、Ｈ
ＩＴ回数メモリ０の出力が大きい場合“１”をそれ以外
は“０”を信号線１３６を介しＨＩＴ回数比較フラグ
（ＨＣＣＦ）１７に送出する。 ＨＩＴ回数比較フラグ
１７は、登録動作時にどちらの組に登録するかを決定す
るＦ／Ｆであり、信号線１３６を介しＨＩＴ回数比較器
１６より送出されるＨＩＴ回数比較結果を受け、それを
ＡＮＤ／ＮＡＮＤ回路２２′に送出する。
【００２２】ＨＩＴ回数セレクタ１８は、どちらの組の
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
れるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１（８′）より信号線１１５を介して送出さ
れる信号により選択し、ＨＩＴ回数加算器（ＨＣＡ）１
９に信号線１１３を介し送出する。
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
れるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１（８′）より信号線１１５を介して送出さ
れる信号により選択し、ＨＩＴ回数加算器（ＨＣＡ）１
９に信号線１１３を介し送出する。
【００２３】ＨＩＴ回数加算器１９は、ＨＩＴ回数の加
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介し送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加算
セレクタ２０に信号線１２４を介して送出する。
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介し送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加算
セレクタ２０に信号線１２４を介して送出する。
【００２４】ＨＩＴ回数加算セレクタ２０は、ＨＩＴ回
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。
【００２５】ＨＩＴ回数更新レジスタ２２は、ＨＩＴ回
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。
【００２６】次に第１の実施例の動作について簡単に説
明する。
明する。
【００２７】まず、命令アドレスアレイ０（５）に
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。
【００２８】命令アドレスレジスタ１に“Ａ”が保持さ
れると、信号線１０２と１０７が一致するので、命令ア
ドレス比較回路０（８）の出力線１１４が“１”にな
る。この時命令アドレス比較回路１（８′）の出力線１
１５は“０”であり、予測分岐先セレクタ１２は分岐先
アドレスアレイ０の出力線１０９を選択し“Ｂ”が予測
分岐先レジスタ１３にセットされる。又、ＨＩＴ回数セ
レクタ１８によりＨＩＴ回数メモリ０の出力が選択さ
れ、さらに＋１加算されＨＩＴ回数更新レジスタ２１に
セットされる。この時命令アドレスレジスタ１に保持さ
れている“Ａ”の下位部が信号線１０１を介しＨＩＴ回
数アドレスレジスタ３にセットされ、予測ＨＩＴフラグ
１０が“１”，予測ＨＩＴ組フラグ１１が“０”にな
る。次のタイミングでは、予測ＨＩＴフラグ１０が
“１”であることによりＨＩＴ回数アドレスセレクタ４
は、ＨＩＴ回数アドレスレジスタ３の出力線１０５を選
択し、さらに、予測ＨＩＴ組フラグ１１が“０”である
ことにより、ＡＮＤ回路２３及び２３ａの出力線１２７
及び１２８のうち出力線１２７が“１”となり、ＨＩＴ
回数更新レジスタ２１の内容がＨＩＴメモリコンパレー
タ０（７）に書込まれる。
れると、信号線１０２と１０７が一致するので、命令ア
ドレス比較回路０（８）の出力線１１４が“１”にな
る。この時命令アドレス比較回路１（８′）の出力線１
１５は“０”であり、予測分岐先セレクタ１２は分岐先
アドレスアレイ０の出力線１０９を選択し“Ｂ”が予測
分岐先レジスタ１３にセットされる。又、ＨＩＴ回数セ
レクタ１８によりＨＩＴ回数メモリ０の出力が選択さ
れ、さらに＋１加算されＨＩＴ回数更新レジスタ２１に
セットされる。この時命令アドレスレジスタ１に保持さ
れている“Ａ”の下位部が信号線１０１を介しＨＩＴ回
数アドレスレジスタ３にセットされ、予測ＨＩＴフラグ
１０が“１”，予測ＨＩＴ組フラグ１１が“０”にな
る。次のタイミングでは、予測ＨＩＴフラグ１０が
“１”であることによりＨＩＴ回数アドレスセレクタ４
は、ＨＩＴ回数アドレスレジスタ３の出力線１０５を選
択し、さらに、予測ＨＩＴ組フラグ１１が“０”である
ことにより、ＡＮＤ回路２３及び２３ａの出力線１２７
及び１２８のうち出力線１２７が“１”となり、ＨＩＴ
回数更新レジスタ２１の内容がＨＩＴメモリコンパレー
タ０（７）に書込まれる。
【００２９】次に登録動作の時は、信号線１２１を介し
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴメモリコンパレータ０
（７）とＨＩＴメモリコンパレータ１（７′）の内容が
比較される。本例ではＨＩＴメモリコンパレータ０の内
容が大きく、ＨＩＴ回数比較器１６の出力が“１”であ
ったものとする。これによりＨＩＴ回数比較フラグ１７
がセットされ同時に書込みフラグ１（１５）がセットさ
れる。又、ＨＩＴ回数加算セレクタ２０は０を選択しＨ
ＩＴ回数更新レジスタ２１にセットする。その次のタイ
ミングでは書込みフラグ１（１５）が“１”，ＨＩＴ回
数比較フラグが“１”であることにより信号線１３０が
“１”信号線１２９が“０”となり命令アドレスレジス
タ１に保持された分岐命令アドレスは命令アドレスアレ
イ１（５′），分岐先アドレスレジスタ２に保持された
分岐先アドレスは分岐先アドレスアレイ１（６′）に、
又、ＨＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レ
ジスタ２１に保持された０が書込まれる。
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴメモリコンパレータ０
（７）とＨＩＴメモリコンパレータ１（７′）の内容が
比較される。本例ではＨＩＴメモリコンパレータ０の内
容が大きく、ＨＩＴ回数比較器１６の出力が“１”であ
ったものとする。これによりＨＩＴ回数比較フラグ１７
がセットされ同時に書込みフラグ１（１５）がセットさ
れる。又、ＨＩＴ回数加算セレクタ２０は０を選択しＨ
ＩＴ回数更新レジスタ２１にセットする。その次のタイ
ミングでは書込みフラグ１（１５）が“１”，ＨＩＴ回
数比較フラグが“１”であることにより信号線１３０が
“１”信号線１２９が“０”となり命令アドレスレジス
タ１に保持された分岐命令アドレスは命令アドレスアレ
イ１（５′），分岐先アドレスレジスタ２に保持された
分岐先アドレスは分岐先アドレスアレイ１（６′）に、
又、ＨＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レ
ジスタ２１に保持された０が書込まれる。
【００３０】図３は第２の実施例である比較手段５０ｂ
の詳細を示す。図３において、ＨＩＴ回数比較器１６
は、登録動作の第一ステージでどちらの組に登録するか
を決定する為に各個ＨＩＴ回数を比較する回路であり、
信号線１１１を介しＨＩＴ回数メモリ０（７）より出力
されるＨＩＴ回数と、信号線１１２を介しＨＩＴ回数メ
モリ１（７′）より送出されたＨＩＴ回数を比較し、Ｈ
ＩＴ回数メモリ０の出力が大きい場合“１”をそれ以外
は“０”を信号線１３６を介しＨＩＴ回数比較フラグ
（ＨＣＣＦ）１７に送出する。
の詳細を示す。図３において、ＨＩＴ回数比較器１６
は、登録動作の第一ステージでどちらの組に登録するか
を決定する為に各個ＨＩＴ回数を比較する回路であり、
信号線１１１を介しＨＩＴ回数メモリ０（７）より出力
されるＨＩＴ回数と、信号線１１２を介しＨＩＴ回数メ
モリ１（７′）より送出されたＨＩＴ回数を比較し、Ｈ
ＩＴ回数メモリ０の出力が大きい場合“１”をそれ以外
は“０”を信号線１３６を介しＨＩＴ回数比較フラグ
（ＨＣＣＦ）１７に送出する。
【００３１】ＨＩＴ回数比較フラグ１７は、登録動作時
にどちらの組に登録するかを決定するＦ／Ｆであり、信
号線１３６を介しＨＩＴ回数比較器１６より送出される
ＨＩＴ回数比較結果を受け、それをＡＮＤ／ＮＡＮＤ回
路２２′に送出する。
にどちらの組に登録するかを決定するＦ／Ｆであり、信
号線１３６を介しＨＩＴ回数比較器１６より送出される
ＨＩＴ回数比較結果を受け、それをＡＮＤ／ＮＡＮＤ回
路２２′に送出する。
【００３２】ＨＩＴ回数セレクタ１８は、どちらの組の
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
れるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１より信号線１１５を介して送出される信号
により選択し、ＨＩＴ回数加算器（ＨＣＡ）１９に信号
線１１３を介し送出する。
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
れるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１より信号線１１５を介して送出される信号
により選択し、ＨＩＴ回数加算器（ＨＣＡ）１９に信号
線１１３を介し送出する。
【００３３】ＨＩＴ回数加算器１９は、ＨＩＴ回数の加
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介し送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加算
セレクタ２０に信号線１２４を介して送出する。
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介し送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加算
セレクタ２０に信号線１２４を介して送出する。
【００３４】ＨＩＴ回数加算セレクタ２０は、ＨＩＴ回
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。
【００３５】ＨＩＴ回数更新レジスタ２２は、ＨＩＴ回
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。
【００３６】ＨＩＴ履歴メモリ（ＨＨＭ）２４は、ＨＩ
Ｔの履歴を記憶したものであり、最近どちらの組がＨＩ
Ｔしたかを記憶する。信号線１０６を介してＨＩＴ回数
アドレスセレクタ４より送出されたアドレスに、予測Ｈ
ＩＴフラグ１０又は書込みフラグ１（１５）が“１”の
時に信号線１５０を介しＨＩＴ履歴選択器（ＨＨＸ）３
５で示されたデータを書込み、それ以外の時は、データ
を信号線１５１を介し、ＮＯＴ回路２８に送出する。Ｈ
ＩＴ履歴選択器３５は、ＨＩＴ履歴メモリ２４への書込
みデータを選択するセレクタであり、信号線１１７を介
し予測ＨＩＴフラグ１０より送出された信号により
“１”の場合予測ＨＩＴ組フラグ１１の出力線１１８，
“０”の場合ＨＩＴ回数比較フラグ１７の出力線１３１
を選択し、信号線１５０に送出する。
Ｔの履歴を記憶したものであり、最近どちらの組がＨＩ
Ｔしたかを記憶する。信号線１０６を介してＨＩＴ回数
アドレスセレクタ４より送出されたアドレスに、予測Ｈ
ＩＴフラグ１０又は書込みフラグ１（１５）が“１”の
時に信号線１５０を介しＨＩＴ履歴選択器（ＨＨＸ）３
５で示されたデータを書込み、それ以外の時は、データ
を信号線１５１を介し、ＮＯＴ回路２８に送出する。Ｈ
ＩＴ履歴選択器３５は、ＨＩＴ履歴メモリ２４への書込
みデータを選択するセレクタであり、信号線１１７を介
し予測ＨＩＴフラグ１０より送出された信号により
“１”の場合予測ＨＩＴ組フラグ１１の出力線１１８，
“０”の場合ＨＩＴ回数比較フラグ１７の出力線１３１
を選択し、信号線１５０に送出する。
【００３７】ＨＩＴ回数メモリコンパレータ０／１（２
５，２５′）は、ＨＩＴ回数メモリ０／１（７，７′）
の内容がある一定値以下であることを検出する回路であ
り、信号線１１１（１１２）を介しＨＩＴ回数メモリ０
／１（７，７′）の内容を受けその比較結果を信号線１
５４（１５６）を介しＡＮＤ回路２６に出力する。
５，２５′）は、ＨＩＴ回数メモリ０／１（７，７′）
の内容がある一定値以下であることを検出する回路であ
り、信号線１１１（１１２）を介しＨＩＴ回数メモリ０
／１（７，７′）の内容を受けその比較結果を信号線１
５４（１５６）を介しＡＮＤ回路２６に出力する。
【００３８】ＡＮＤ回路２６は、ＨＩＴ回数メモリ０と
１のどちらもある一定値を越えていないことを示す回路
であり、ＨＩＴ回数メモリ０（２５）及びＨＩＴ回数メ
モリ１（２５′）の出力線５４，１５６の論理積を信号
線１５５を介しＨＩＴ回数比較セレクタ（ＨＣＣＸ）２
７に出力する。ＨＩＴ回数比較選択器２７は、書替え時
の組を切換えるセレクタであり、信号線１１５を介しＡ
ＮＤ回路２６より送出された情報により、どちらの組も
ある定地を越えてない場合、ＮＯＴ回路２８の出力線１
５２をそうでない場合は、ＨＩＴ回数比較器１６の出力
線１３６を選択し信号線１５３を介しＨＩＴ回数比較フ
ラグ１７に送出する。
１のどちらもある一定値を越えていないことを示す回路
であり、ＨＩＴ回数メモリ０（２５）及びＨＩＴ回数メ
モリ１（２５′）の出力線５４，１５６の論理積を信号
線１５５を介しＨＩＴ回数比較セレクタ（ＨＣＣＸ）２
７に出力する。ＨＩＴ回数比較選択器２７は、書替え時
の組を切換えるセレクタであり、信号線１１５を介しＡ
ＮＤ回路２６より送出された情報により、どちらの組も
ある定地を越えてない場合、ＮＯＴ回路２８の出力線１
５２をそうでない場合は、ＨＩＴ回数比較器１６の出力
線１３６を選択し信号線１５３を介しＨＩＴ回数比較フ
ラグ１７に送出する。
【００３９】次に第２の実施例の動作について簡単に説
明する。
明する。
【００４０】まず、命令アドレスアレイ０（５）に
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。
【００４１】命令アドレスレジスタ１に“Ａ”が保持さ
れると、信号線１０２と１０７が一致するので命令アド
レス比較回路０（８）の出力線１１４が“１”になる。
この時命令アドレス比較回路１（８′）の出力線１１５
は“０”であり、予測分岐先セレクタ１２は分岐先アド
レスアレイ０の出力線１０９を選択し“Ｂ”が予測分岐
先レジスタ１３にセットされる。又、ＨＩＴ回数セレク
タ１８によりＨＩＴ回数メモリ０の出力が選択され、さ
らに＋１加算されＨＩＴ回数更新レジスタ２１にセット
される。この時命令アドレスレジスタ１に保持されてい
る“Ａ”の下位部が信号線１０１を介しＨＩＴ回数アド
レスレジスタ３にセットされ、予測ＨＩＴフラグ１０が
“１”，予測ＨＩＴ組フラグ１１が“０”になる。次の
タイミングでは、予測ＨＩＴフラグ１０が“１”である
ことによりＨＩＴ回数アドレスセレクタ４は、ＨＩＴ回
数アドレスレジスタの出力線１０５を選択し、さらに、
予測ＨＩＴ組フラグ１１が“０”であることにより、Ａ
ＮＤ回路２３及び２３ａの出力線１２７及び１２８のう
ち出力線１２７が“１”となり、ＨＩＴ回数更新レジス
タ２１の内容がＨＩＴ回数メモリ０（７）に書込まれ
る。
れると、信号線１０２と１０７が一致するので命令アド
レス比較回路０（８）の出力線１１４が“１”になる。
この時命令アドレス比較回路１（８′）の出力線１１５
は“０”であり、予測分岐先セレクタ１２は分岐先アド
レスアレイ０の出力線１０９を選択し“Ｂ”が予測分岐
先レジスタ１３にセットされる。又、ＨＩＴ回数セレク
タ１８によりＨＩＴ回数メモリ０の出力が選択され、さ
らに＋１加算されＨＩＴ回数更新レジスタ２１にセット
される。この時命令アドレスレジスタ１に保持されてい
る“Ａ”の下位部が信号線１０１を介しＨＩＴ回数アド
レスレジスタ３にセットされ、予測ＨＩＴフラグ１０が
“１”，予測ＨＩＴ組フラグ１１が“０”になる。次の
タイミングでは、予測ＨＩＴフラグ１０が“１”である
ことによりＨＩＴ回数アドレスセレクタ４は、ＨＩＴ回
数アドレスレジスタの出力線１０５を選択し、さらに、
予測ＨＩＴ組フラグ１１が“０”であることにより、Ａ
ＮＤ回路２３及び２３ａの出力線１２７及び１２８のう
ち出力線１２７が“１”となり、ＨＩＴ回数更新レジス
タ２１の内容がＨＩＴ回数メモリ０（７）に書込まれ
る。
【００４２】次に登録動作の時は、信号線１２１に介し
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴ回数メモリ０（７）とＨ
ＩＴ回数メモリ１（７′）の内容が比較される。このと
き、ＨＩＴ回数メモリコンパレータ０（２５）及びＨＩ
Ｔ回数メモリコンパレータ１（２５′）により、どちら
のＨＩＴ回数もある一定値を越えていないことが検出さ
れると信号線１５５が“１”となりＨＩＴ履歴メモリ２
４の出力がＨＩＴ回数比較選択器２７に選択されたＨＩ
Ｔ回数比較フラグ１７にセットされ、そうでない場合
は、ＨＩＴ回数比較器１６の出力がＨＩＴ回数比較フラ
グ１７にセットされる。もし、この時ＨＩＴ回数比較フ
ラグ１７が“１”になったものとすると信号線１３０が
“１”，１２９が“０”となり命令アドレスレジスタ１
に保持された分岐命令アドレスは命令アドレスアレイ１
（５′），分岐先アドレスレジスタ２に保持された分岐
先アドレスは分岐先アドレスアレイ１（６′）に又、Ｈ
ＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レジスタ
２１に保持された“０”が、さらに、ＨＩＴ履歴メモリ
２４には“１”が書込まれる。
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴ回数メモリ０（７）とＨ
ＩＴ回数メモリ１（７′）の内容が比較される。このと
き、ＨＩＴ回数メモリコンパレータ０（２５）及びＨＩ
Ｔ回数メモリコンパレータ１（２５′）により、どちら
のＨＩＴ回数もある一定値を越えていないことが検出さ
れると信号線１５５が“１”となりＨＩＴ履歴メモリ２
４の出力がＨＩＴ回数比較選択器２７に選択されたＨＩ
Ｔ回数比較フラグ１７にセットされ、そうでない場合
は、ＨＩＴ回数比較器１６の出力がＨＩＴ回数比較フラ
グ１７にセットされる。もし、この時ＨＩＴ回数比較フ
ラグ１７が“１”になったものとすると信号線１３０が
“１”，１２９が“０”となり命令アドレスレジスタ１
に保持された分岐命令アドレスは命令アドレスアレイ１
（５′），分岐先アドレスレジスタ２に保持された分岐
先アドレスは分岐先アドレスアレイ１（６′）に又、Ｈ
ＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レジスタ
２１に保持された“０”が、さらに、ＨＩＴ履歴メモリ
２４には“１”が書込まれる。
【００４３】図４は第３の実施例である比較手段５０ｃ
を示す。図４においてＨＩＴ回数比較器１６は、登録動
作の第一ステージでどちらの組に登録するかを決定する
為に各組ＨＩＴ回数を比較する回路であり、信号線１１
１を介しＨＩＴ回数メモリ０（７）より出力されるＨＩ
Ｔ回数と信号線１１２を介しＨＩＴ回数メモリ１
（７′）より送出されたＨＩＴ回数を比較し、ＨＩＴ回
数メモリ０の出力が大きい場合“１”をそれ以外は
“０”を信号線１３６を介しＨＩＴ回数比較フラグ（Ｈ
ＣＣＦ）１７に送出する。ＨＩＴ回数比較フラグ１７
は、登録動作時にどちらの組に登録するかを決定するＦ
／Ｆであり、信号線１３６を介しＨＩＴ回数比較器１６
より送出されるＨＩＴ回数比較結果を受け、それをＡＮ
Ｄ／ＮＡＮＤ回路２２′に送出する。
を示す。図４においてＨＩＴ回数比較器１６は、登録動
作の第一ステージでどちらの組に登録するかを決定する
為に各組ＨＩＴ回数を比較する回路であり、信号線１１
１を介しＨＩＴ回数メモリ０（７）より出力されるＨＩ
Ｔ回数と信号線１１２を介しＨＩＴ回数メモリ１
（７′）より送出されたＨＩＴ回数を比較し、ＨＩＴ回
数メモリ０の出力が大きい場合“１”をそれ以外は
“０”を信号線１３６を介しＨＩＴ回数比較フラグ（Ｈ
ＣＣＦ）１７に送出する。ＨＩＴ回数比較フラグ１７
は、登録動作時にどちらの組に登録するかを決定するＦ
／Ｆであり、信号線１３６を介しＨＩＴ回数比較器１６
より送出されるＨＩＴ回数比較結果を受け、それをＡＮ
Ｄ／ＮＡＮＤ回路２２′に送出する。
【００４４】ＨＩＴ回数セレクタ１８は、どちらの組の
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
せるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１より信号線１１５を介して送出される信号
により選択し、ＨＩＴ回数加算器（ＨＣＡ）１９に信号
線１１３を介して送出する。
ＨＩＴ回数を使用するかを選択する選択器であり、ＨＩ
Ｔ回数メモリ０（７）より信号線１１１を介して送出さ
せるＨＩＴ回数と、ＨＩＴ回数メモリ１（７′）より信
号線１１２を介して送出されるＨＩＴ回数を命令アドレ
ス比較回路１より信号線１１５を介して送出される信号
により選択し、ＨＩＴ回数加算器（ＨＣＡ）１９に信号
線１１３を介して送出する。
【００４５】ＨＩＴ回数加算器１９は、ＨＩＴ回数の加
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介して送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加
算セレクタ２０に信号線１２を介して送出する。
算器であり、ＨＩＴ回数セレクタ１８より信号線１１３
を介して送出されるＨＩＴ回数を＋１し、ＨＩＴ回数加
算セレクタ２０に信号線１２を介して送出する。
【００４６】ＨＩＴ回数加算セレクタ２０は、ＨＩＴ回
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。
数メモリ０及び１に書込むＨＩＴ回数を選択する選択回
路であり信号線１２２を介して書込みフラグ０（１４）
により、“０”であれば信号線１２４により示されるＨ
ＩＴ回数加算器１９の出力を“１”の場合は０を信号線
１２５を介しＨＩＴ回数更新レジスタ２１１に送出す
る。
【００４７】ＨＩＴ回数更新レジスタ２２は、ＨＩＴ回
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。
数メモリ０（７）又はＨＩＴ回数メモリ１（７′）に書
込むＨＩＴ回数を保持するレジスタであり信号線１２５
を介しＨＩＴ回数加算セレクタ２０より送出された更新
後のＨＩＴ回数を受け、信号線１２６を介しＨＩＴ回数
メモリ０（７）及びＨＩＴ回数メモリ１（７′）に送出
する。
【００４８】ＨＩＴ履歴メモリ（ＨＨＭ）２４は、ＨＩ
Ｔの履歴を記憶したものであり、最近どちらの組がＨＩ
Ｔしたかを記憶する。信号線１０６を介してＨＩＴ回数
アドレスセレクタ４より送出されたアドレスに、予測Ｈ
ＩＴフラグ１０又は書込みフラグ１（１５）が“１”の
時に信号線１５０を介しＨＩＴ履歴選択器（ＨＨＸ）３
５で示されたデータを書込み、それ以外の時は、データ
を信号線１５１を介し、ＮＯＴ回路２８に送出する。Ｈ
ＩＴ履歴選択器３５は、ＨＩＴ履歴メモリ２４への書込
みデータを選択するセレクタであり、信号線１１７を介
し予測ＨＩＴフラグ１０より送出された信号により
“１”の場合予測ＨＩＴ組フラグ１１の出力線１１８，
“０”の場合ＨＩＴ回数比較フラグ１７の出力線１３１
を選択し、信号線１５０に送出する。
Ｔの履歴を記憶したものであり、最近どちらの組がＨＩ
Ｔしたかを記憶する。信号線１０６を介してＨＩＴ回数
アドレスセレクタ４より送出されたアドレスに、予測Ｈ
ＩＴフラグ１０又は書込みフラグ１（１５）が“１”の
時に信号線１５０を介しＨＩＴ履歴選択器（ＨＨＸ）３
５で示されたデータを書込み、それ以外の時は、データ
を信号線１５１を介し、ＮＯＴ回路２８に送出する。Ｈ
ＩＴ履歴選択器３５は、ＨＩＴ履歴メモリ２４への書込
みデータを選択するセレクタであり、信号線１１７を介
し予測ＨＩＴフラグ１０より送出された信号により
“１”の場合予測ＨＩＴ組フラグ１１の出力線１１８，
“０”の場合ＨＩＴ回数比較フラグ１７の出力線１３１
を選択し、信号線１５０に送出する。
【００４９】ＨＩＴ回数比較選択器２７は書替え時の組
を切換えるセレクタであり、信号線１１５を介しＨＩＴ
回数差分比較器（ＨＣＳＣ）３０より送出された情報に
より、回数の差分が一定地を越えてない場合、ＮＯＴ回
路２８の出力線１５２をそうでない場合は、ＨＩＴ回数
比較器１６の出力線１３６を選択し信号線１５３を介し
ＨＩＴ回数比較フラグ１７に送出する。
を切換えるセレクタであり、信号線１１５を介しＨＩＴ
回数差分比較器（ＨＣＳＣ）３０より送出された情報に
より、回数の差分が一定地を越えてない場合、ＮＯＴ回
路２８の出力線１５２をそうでない場合は、ＨＩＴ回数
比較器１６の出力線１３６を選択し信号線１５３を介し
ＨＩＴ回数比較フラグ１７に送出する。
【００５０】ＨＩＴ回数減算器（ＨＣＳＡ）２９は、Ｈ
ＩＴ回数メモリ０（７）とＨＩＴ回数メモリ１（７′）
に記憶されたＨＩＴ回数の差分を計算する減算器であり
信号線１２を介しＨＩＴ回数メモリ０（７）より送出さ
れたＨＩＴ回数と信号線１１２を介しＨＩＴ回数メモリ
１（７′）より送出されたＨＩＴ回数の差分を信号線１
５４を介しＨＩＴ回数差分比較器（ＨＣＳＣ）３０に送
出する。ＨＩＴ回数差分比較器３０は、ＨＩＴ回数の差
分がある値より小さいかどうかを検出する検出回路であ
り、信号線１５４を介しＨＩＴ回数減算器２９より送出
されたＨＩＴ回数の差分がある値以下であれば“１”を
そうでない場合は“０”を送出する。
ＩＴ回数メモリ０（７）とＨＩＴ回数メモリ１（７′）
に記憶されたＨＩＴ回数の差分を計算する減算器であり
信号線１２を介しＨＩＴ回数メモリ０（７）より送出さ
れたＨＩＴ回数と信号線１１２を介しＨＩＴ回数メモリ
１（７′）より送出されたＨＩＴ回数の差分を信号線１
５４を介しＨＩＴ回数差分比較器（ＨＣＳＣ）３０に送
出する。ＨＩＴ回数差分比較器３０は、ＨＩＴ回数の差
分がある値より小さいかどうかを検出する検出回路であ
り、信号線１５４を介しＨＩＴ回数減算器２９より送出
されたＨＩＴ回数の差分がある値以下であれば“１”を
そうでない場合は“０”を送出する。
【００５１】次に第３の実施例の動作について簡単に説
明する。
明する。
【００５２】まず、命令アドレスアレイ０（５）に
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。
“Ａ”という分岐命令のアドレスが記憶されており、そ
の分岐先アドレス“Ｂ”が対応する分岐先アドレスアレ
イ０（６）に記憶されているものとする。
【００５３】命令アドレスレジスタ１に“Ａ”が保持さ
れると、信号線１０２と１０７が一致するので命令アド
レス比較回路０（８）の出力線１１４が“１”になる。
この時命令アドレス比較回路１（８′）の出力線１１５
は“０”であり、予測分岐先セレクタ１２は分岐先アド
レスアレイ０の出力線１０９を選択し“Ｂ”が予測分岐
先レジスタ１３にセットされる。又、ＨＩＴ回数セレク
タ１８によりＨＩＴ回数メモリ０の出力が選択され、さ
らに＋１加算されＨＩＴ回数更新レジスタ２１にセット
される。この時命令アドレスレジスタ１に保持されてい
る“Ａ”の下位部が信号線１０１を介しＨＩＴ回数アド
レスレジスタ３にセットされ、予測ＨＩＴフラグ１０が
“１”，予測ＨＩＴ組フラグ１１が“０”になる。次の
タイミングでは、予測ＨＩＴフラグ１０が“１”である
ことによりＨＩＴ回数アドレスセレクタ４は、ＨＩＴ回
数アドレスレジスタの出力線１０５を選択し、さらに、
予測ＨＩＴ組フラグ１１が“０”であることにより、Ａ
ＮＤ回路２３及び２３ａの出力線１２７及び１２８のう
ち出力線１２７が“１”となり、ＨＩＴ回数更新レジス
タ２１の内容がＨＩＴ回数メモリ０（７）に書込まれ
る。
れると、信号線１０２と１０７が一致するので命令アド
レス比較回路０（８）の出力線１１４が“１”になる。
この時命令アドレス比較回路１（８′）の出力線１１５
は“０”であり、予測分岐先セレクタ１２は分岐先アド
レスアレイ０の出力線１０９を選択し“Ｂ”が予測分岐
先レジスタ１３にセットされる。又、ＨＩＴ回数セレク
タ１８によりＨＩＴ回数メモリ０の出力が選択され、さ
らに＋１加算されＨＩＴ回数更新レジスタ２１にセット
される。この時命令アドレスレジスタ１に保持されてい
る“Ａ”の下位部が信号線１０１を介しＨＩＴ回数アド
レスレジスタ３にセットされ、予測ＨＩＴフラグ１０が
“１”，予測ＨＩＴ組フラグ１１が“０”になる。次の
タイミングでは、予測ＨＩＴフラグ１０が“１”である
ことによりＨＩＴ回数アドレスセレクタ４は、ＨＩＴ回
数アドレスレジスタの出力線１０５を選択し、さらに、
予測ＨＩＴ組フラグ１１が“０”であることにより、Ａ
ＮＤ回路２３及び２３ａの出力線１２７及び１２８のう
ち出力線１２７が“１”となり、ＨＩＴ回数更新レジス
タ２１の内容がＨＩＴ回数メモリ０（７）に書込まれ
る。
【００５４】次に登録動作の時は、信号線１２１に介し
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴ回数メモリ０（７）とＨ
ＩＴ回数メモリ１（７′）の内容が比較される。このと
き、ＨＩＴ回数メモリコンパレータ０（２５）及びＨＩ
Ｔ回数メモリコンパレータ１（２５′）により、どちら
のＨＩＴ回数もある一定値を越えていないことが検出さ
れると信号線１５５が“１”となりＨＩＴ履歴メモリ２
４の出力がＨＩＴ回数比較選択器２７に選択されたＨＩ
Ｔ回数比較フラグ１７にセットされ、そうでない場合
は、ＨＩＴ回数比較器１６の出力がＨＩＴ回数比較フラ
グ１７にセットされる。もし、この時ＨＩＴ回数比較フ
ラグ１７が“１”になったものとすると信号線１３０が
“１”，１２９が“０”となり命令アドレスレジスタ１
に保持された分岐命令アドレスは命令アドレスアレイ１
（５′），分岐先アドレスレジスタ２に保持された分岐
先アドレスは分岐先アドレスアレイ１（６′）に又、Ｈ
ＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レジスタ
２１に保持された“０”が、さらに、ＨＩＴ履歴メモリ
２４には“１”が書込まれる。
て書込みフラグ０（１４）がセットされると同時に命令
アドレスレジスタ１及び分岐先アドレスレジスタ２に各
々分岐命令のアドレスとその分岐先アドレスがセットさ
れる。次のタイミングでＨＩＴ回数メモリ０（７）とＨ
ＩＴ回数メモリ１（７′）の内容が比較される。このと
き、ＨＩＴ回数メモリコンパレータ０（２５）及びＨＩ
Ｔ回数メモリコンパレータ１（２５′）により、どちら
のＨＩＴ回数もある一定値を越えていないことが検出さ
れると信号線１５５が“１”となりＨＩＴ履歴メモリ２
４の出力がＨＩＴ回数比較選択器２７に選択されたＨＩ
Ｔ回数比較フラグ１７にセットされ、そうでない場合
は、ＨＩＴ回数比較器１６の出力がＨＩＴ回数比較フラ
グ１７にセットされる。もし、この時ＨＩＴ回数比較フ
ラグ１７が“１”になったものとすると信号線１３０が
“１”，１２９が“０”となり命令アドレスレジスタ１
に保持された分岐命令アドレスは命令アドレスアレイ１
（５′），分岐先アドレスレジスタ２に保持された分岐
先アドレスは分岐先アドレスアレイ１（６′）に又、Ｈ
ＩＴ回数メモリ１（７′）にはＨＩＴ回数更新レジスタ
２１に保持された“０”が、さらに、ＨＩＴ履歴メモリ
２４には“１”が書込まれる。
【００５５】
【発明の効果】以上説明したように本発明は、過去のＨ
ＩＴ回数によりＲｅｐｌａｃｅを決定することにより、
より成功回数の多い分岐命令を記憶することができると
いう効果がある。
ＩＴ回数によりＲｅｐｌａｃｅを決定することにより、
より成功回数の多い分岐命令を記憶することができると
いう効果がある。
【図１】本発明の実施例を示す図である。
【図２】本発明の第１の実施例を示す図である。
【図３】本発明の第２の実施例を示す図である。
【図４】本発明の第３の実施例を示す図である。
１ 命令アドレスレジスタ（ＩＡＲ） ２ 分岐先アドレスレジスタ（ＤＡＲ） ３ ＨＩＴ回数アドレスレジスタ（ＨＣＡＲ） ４ ＨＩＴ回数アドレスセレクタ（ＨＣＡＸ） ５，５′ 命令アドレスアレイ０／１（ＩＡＡ０／
１） ６，６′ 分岐先アドレスアレイ０／１（ＤＡＡ０／
１） ７，７′ ＨＩＴ回数メモリ０／１（ＨＣＭ０／１） ８，８′ 命令アドレス比較回路０／１（ＩＡＣ０／
１） ９ ＯＲ回路 １０ 予測ＨＩＴフラグ（ＰＨＦ） １１ 予測ＨＩＴ組フラグ（ＰＨＬＦ） １２ 予測分岐先セレクタ（ＰＤＡＸ） １３ 予測分岐先レジスタ（ＰＤＡＲ） １４ 書込みフラグ０（ＷＦ０） １５ 書込みフラグ１（ＷＦ１） １６ ＨＩＴ回数比較器（ＨＣＣ） １７ ＨＩＴ回数比較フラグ（ＨＣＣＦ） １８ ＨＩＴ回数セレクタ（ＨＣＸ） １９ ＨＩＴ回数加算器（ＨＣＡ） ２０ ＨＩＴ回数加算セレクタ（ＨＣＡＸ） ２１ ＨＩＴ回数更新レジスタ（ＨＣＵＲ） ２２ ＡＮＤ／ＮＡＮＤ回路 ２３ ＡＮＤ回路 ２４ ＨＩＴ履歴メモリ（ＨＨＭ） ２５，２５′ ＨＩＴ回数メモリコンパレータ０／１
（ＨＣＭＣ０／１）） ２６ ＡＮＤ回路 ２７ ＨＩＴ回数比較選択器（ＨＣＣＸ） ２８ ＮＯＴ回路
１） ６，６′ 分岐先アドレスアレイ０／１（ＤＡＡ０／
１） ７，７′ ＨＩＴ回数メモリ０／１（ＨＣＭ０／１） ８，８′ 命令アドレス比較回路０／１（ＩＡＣ０／
１） ９ ＯＲ回路 １０ 予測ＨＩＴフラグ（ＰＨＦ） １１ 予測ＨＩＴ組フラグ（ＰＨＬＦ） １２ 予測分岐先セレクタ（ＰＤＡＸ） １３ 予測分岐先レジスタ（ＰＤＡＲ） １４ 書込みフラグ０（ＷＦ０） １５ 書込みフラグ１（ＷＦ１） １６ ＨＩＴ回数比較器（ＨＣＣ） １７ ＨＩＴ回数比較フラグ（ＨＣＣＦ） １８ ＨＩＴ回数セレクタ（ＨＣＸ） １９ ＨＩＴ回数加算器（ＨＣＡ） ２０ ＨＩＴ回数加算セレクタ（ＨＣＡＸ） ２１ ＨＩＴ回数更新レジスタ（ＨＣＵＲ） ２２ ＡＮＤ／ＮＡＮＤ回路 ２３ ＡＮＤ回路 ２４ ＨＩＴ履歴メモリ（ＨＨＭ） ２５，２５′ ＨＩＴ回数メモリコンパレータ０／１
（ＨＣＭＣ０／１）） ２６ ＡＮＤ回路 ２７ ＨＩＴ回数比較選択器（ＨＣＣＸ） ２８ ＮＯＴ回路
フロントページの続き (56)参考文献 特開 平４−42330（ＪＰ，Ａ) 特開 平３−175545（ＪＰ，Ａ) 特開 平２−71328（ＪＰ，Ａ) 特開 平２−36446（ＪＰ，Ａ) 特開 平４−51342（ＪＰ，Ａ) 特開 平３−42722（ＪＰ，Ａ) 特開 平３−294948（ＪＰ，Ａ) 特開 昭53−64431（ＪＰ，Ａ) 特開 平３−257526（ＪＰ，Ａ) 特開 昭60−214060（ＪＰ，Ａ) 実開 昭63−199344（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 12/00 G06F 12/08
Claims (2)
- 【請求項１】 分岐命令のアドレスと該分岐命令の分岐
先アドレスを対にして記憶する分岐ヒストリテーブルを
少なくとも２組有するデータ処理装置において、命令取
出しアドレスと前記分岐ヒストリテーブルのそれぞれの
組の分岐命令アドレスを比較し、一致（ヒット），不一
致（ミス）を検出する第１の比較手段群と、第１の比較
手段群の検出結果に従って、そのヒット回数を前記分岐
ヒストリテーブルのそれぞれの組の分岐命令アドレスに
対応して記憶する第１の記憶手段と、第１の比較手段群
の検出結果に従ってヒットした組の履歴を記憶する第２
の記憶手段と、分岐ヒストリテーブルの内容を書替える
際に、前記第１の記憶手段に記憶した各組対応のヒット
回数の内どの組のヒット回数がある回数以上であるかを
検出する検出手段と、前記第１の記憶手段に記憶した各
組対応のヒット回数を比較し、ヒット回数の一番少ない
組を検出する第２の比較手段と、前記検出手段によりあ
る回数以上ヒットしていることが検出された場合、第２
の比較手段の検出結果に従って一番ヒット回数の少ない
分岐ヒストリテーブルの組に、そうでない場合は前記第
２の記憶手段の内容によって決定される組に新しい分岐
命令の命令アドレスと該新しい分岐命令の分岐先アドレ
スを対にして記録する手段とから構成されることを特徴
とする分岐ヒストリテーブル制御回路。 - 【請求項２】 分岐命令のアドレスと該分岐命令の分岐
先アドレスを対にして記憶する分岐ヒストリテーブルを
少なくとも２組有するデータ処理装置において、命令取
出しアドレスと前記分岐ヒストリテーブルのそれぞれの
組の分岐命令アドレスを比較し、一致（ヒット），不一
致（ミス）を検出する第１の比較手段群と、第１の比較
手段群の検出結果に従って、そのヒット回数を前記分岐
ヒストリテーブルのそれぞれの組の分岐命令アドレスに
対応して記憶する第１の記憶手段と、第１の比較手段群
の検出結果に従って、ヒットした組の履歴を記憶する第
２の記憶手段２と、分岐ヒストリテーブルの内容を書替
える際に前記第１の記憶手段に記憶された各組対応のヒ
ット回数の最大値と最小値の差がある回数以上かどうか
を検出する検出手段と、前記第１の記憶手段に記憶した
各組対応のヒット回数を比較し、ヒット回数の一番少な
い組を検出する第２の比較手段と、前記検出手段により
ある回数以上であった場合、第２の比較手段の検出結果
に従って一番ヒット回数の少ない分岐ヒストリテーブル
の組に、そうでない場合は前記第２の記憶手段の内容で
決定される組に新しい分岐命令の分岐命令アドレスと分
岐先アドレスを対にして記録する手段とから構成される
ことを特徴とする分岐ヒストリテーブル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218848A JP2982506B2 (ja) | 1992-08-18 | 1992-08-18 | 分岐ヒストリテーブル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218848A JP2982506B2 (ja) | 1992-08-18 | 1992-08-18 | 分岐ヒストリテーブル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667880A JPH0667880A (ja) | 1994-03-11 |
| JP2982506B2 true JP2982506B2 (ja) | 1999-11-22 |
Family
ID=16726290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218848A Expired - Fee Related JP2982506B2 (ja) | 1992-08-18 | 1992-08-18 | 分岐ヒストリテーブル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982506B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109116A (ja) * | 2005-10-17 | 2007-04-26 | Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan | 推定装置、テーブル管理装置、選択装置、テーブル管理方法、そのテーブル管理方法をコンピュータに実現させるプログラム、及び、そのプログラムを記録する記憶媒体 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011484A1 (fr) * | 1996-09-13 | 1998-03-19 | Hitachi, Ltd. | Processeur de commande a memoire d'historique |
| JP3522135B2 (ja) | 1998-12-10 | 2004-04-26 | 富士通株式会社 | 複数のウェイを持つブランチヒストリを備える情報処理装置 |
| JP4362096B2 (ja) | 2004-09-30 | 2009-11-11 | 富士通株式会社 | 情報処理装置，リプレース方法，リプレースプログラム及びリプレースプログラムを記録したコンピュータ読取可能な記録媒体 |
| JP2011209774A (ja) * | 2010-03-26 | 2011-10-20 | Fujitsu Ltd | 分岐予測方法及びその方法を実行する分岐予測回路 |
-
1992
- 1992-08-18 JP JP4218848A patent/JP2982506B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109116A (ja) * | 2005-10-17 | 2007-04-26 | Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan | 推定装置、テーブル管理装置、選択装置、テーブル管理方法、そのテーブル管理方法をコンピュータに実現させるプログラム、及び、そのプログラムを記録する記憶媒体 |
| WO2007046324A1 (ja) * | 2005-10-17 | 2007-04-26 | Fukuoka Industry, Science & Technology Foundation | 推定装置、テーブル管理装置、選択装置、テーブル管理方法、そのテーブル管理方法をコンピュータに実現させるプログラム、及び、そのプログラムを記録する記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0667880A (ja) | 1994-03-11 |
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Legal Events
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|---|---|---|---|
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