JPH02204834A - オペランド差換え方式 - Google Patents
オペランド差換え方式Info
- Publication number
- JPH02204834A JPH02204834A JP1024013A JP2401389A JPH02204834A JP H02204834 A JPH02204834 A JP H02204834A JP 1024013 A JP1024013 A JP 1024013A JP 2401389 A JP2401389 A JP 2401389A JP H02204834 A JPH02204834 A JP H02204834A
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- register
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- Pending
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- 238000000034 method Methods 0.000 claims description 9
- 230000010365 information processing Effects 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はオペランドの差換え方式に関し、特にストアデ
ータをオペランドとする場合のオペランドの差換え方式
に関する。
ータをオペランドとする場合のオペランドの差換え方式
に関する。
［従来の技術］
従来、この種のオペランド差換え方式としてはストアバ
ッファ内のデータをそのまま後続命令のオペランドとす
るようになっていた。
ッファ内のデータをそのまま後続命令のオペランドとす
るようになっていた。
［発明が解決しようとする課題〕
上述した従来の技術では、ストアバッファ内に必要とす
るオペランドの１部しか存在しない場合は、オペランド
の供給ができないため、ストアが完了するのを待った後
、オペランドの再読出しを行なっていたので、性能低下
をまねくといった欠点があった。
るオペランドの１部しか存在しない場合は、オペランド
の供給ができないため、ストアが完了するのを待った後
、オペランドの再読出しを行なっていたので、性能低下
をまねくといった欠点があった。
本発明の課題は、上述した欠点を除去し、オペランドの
再読出しをせずにオペランドを供給できるオペランド差
換え方式を提供することにある。
再読出しをせずにオペランドを供給できるオペランド差
換え方式を提供することにある。
［課題を解決するための手段］
本発明の一態様によれば、キャッシュメモリを備え、命
令の先取りを行なう情報処理装置であって、ストアアド
レス、ストアデータ、及び書込みバイト位置に対して登
録するストアバッファ手段と、キャッシュメモリを索引
するアドレスレジスタと、前記アドレスレジスタよりの
アドレスと前記ストアバッファ手段のストアアドレスと
を比較する手段と、前記比較手段の出力と前記ストアバ
ッファ手段の書込みバイト位置に従って、前記ストアバ
ッファ手段のストアデータと前記キャッシュメモリの出
力とを切換える選択手段とを有することを特徴とするオ
ペランド差換え方式が得られる。
令の先取りを行なう情報処理装置であって、ストアアド
レス、ストアデータ、及び書込みバイト位置に対して登
録するストアバッファ手段と、キャッシュメモリを索引
するアドレスレジスタと、前記アドレスレジスタよりの
アドレスと前記ストアバッファ手段のストアアドレスと
を比較する手段と、前記比較手段の出力と前記ストアバ
ッファ手段の書込みバイト位置に従って、前記ストアバ
ッファ手段のストアデータと前記キャッシュメモリの出
力とを切換える選択手段とを有することを特徴とするオ
ペランド差換え方式が得られる。
本発明のもう一つの態様によれば、キャッシュメモリを
備え、命令の先取りを行なう情報処理装置であって、ス
トアアドレス、ストアデータ、及び書込みバイト位置を
対にして登録する、少なくとも２つのエントリを有する
ストアバッファ手段と、キャッシュメモリを索引するア
ドレスレジスタと、前記アドレスレジスタよりのアドレ
スと前記バッファ手段の複数のストアアドレスとを比較
する手段と、前記比較手段の出力と前記ストアバッファ
手段の書込みバイト位置に従って、前記バッファ手段の
複数の異なるエントリに登録された複数のストアデータ
を切換える第１の選択手段と、前記比較手段の出力と前
記ストアバッファ手段の書込みバイト位置に従って、前
記第１の選択手段の出力と前記キャッシュメモリの出力
とを切換える第２の選択手段とを、有することを特徴と
するオペランド差換え方式が得られる。
備え、命令の先取りを行なう情報処理装置であって、ス
トアアドレス、ストアデータ、及び書込みバイト位置を
対にして登録する、少なくとも２つのエントリを有する
ストアバッファ手段と、キャッシュメモリを索引するア
ドレスレジスタと、前記アドレスレジスタよりのアドレ
スと前記バッファ手段の複数のストアアドレスとを比較
する手段と、前記比較手段の出力と前記ストアバッファ
手段の書込みバイト位置に従って、前記バッファ手段の
複数の異なるエントリに登録された複数のストアデータ
を切換える第１の選択手段と、前記比較手段の出力と前
記ストアバッファ手段の書込みバイト位置に従って、前
記第１の選択手段の出力と前記キャッシュメモリの出力
とを切換える第２の選択手段とを、有することを特徴と
するオペランド差換え方式が得られる。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示し、１はストアバッ
ファ（ＳＴＢ） 、２はキャッシュデータアレイ（ＤＡ
） 、３はアドレスレジスタ（Ａ Ｒ）、４は書込みデ
ータレジスタ（ＷＤＲ） 、５はバッファリードレジス
タ（ＢＲＤＲ） 、６はキャッシュリードレジスタ（Ｒ
ＤＲ） 、７は比較器、８は制御回路、９は選択器、１
０はゾーンレジスタである。
ファ（ＳＴＢ） 、２はキャッシュデータアレイ（ＤＡ
） 、３はアドレスレジスタ（Ａ Ｒ）、４は書込みデ
ータレジスタ（ＷＤＲ） 、５はバッファリードレジス
タ（ＢＲＤＲ） 、６はキャッシュリードレジスタ（Ｒ
ＤＲ） 、７は比較器、８は制御回路、９は選択器、１
０はゾーンレジスタである。
次に、通常のキャッシュリード動作について説明する。
オペランドアドレスがアドレスレジスタ３にセットされ
、キャッシュデータアレイ２がアドレスされる。オペラ
ンドデータがキャッシュデータアレイ２よりキャッシュ
リードレジスタ６へと読出される。キャッシュリードレ
ジスタ６の出力が選択器９により選択され、オペランド
が供給される。
、キャッシュデータアレイ２がアドレスされる。オペラ
ンドデータがキャッシュデータアレイ２よりキャッシュ
リードレジスタ６へと読出される。キャッシュリードレ
ジスタ６の出力が選択器９により選択され、オペランド
が供給される。
次に、ストアバッファ１からの掃出し動作について説明
する。
する。
ストアバッファ１からアドレス（Ａ）及びデータ（Ｄ）
がそれぞれアドレスレジスタ３、書込みデータレジスタ
４に読出される。この時、−緒に書込みバイト（ゾーン
）データ（Ｚ）がゾーンレジスタ１０に読出される。そ
して、アドレスレジスタ３でアドレスされた場所のゾー
ンレジスタ１０で指定されたバイト位置に、書込みデー
タレジスタ４の内容が書込まれる。
がそれぞれアドレスレジスタ３、書込みデータレジスタ
４に読出される。この時、−緒に書込みバイト（ゾーン
）データ（Ｚ）がゾーンレジスタ１０に読出される。そ
して、アドレスレジスタ３でアドレスされた場所のゾー
ンレジスタ１０で指定されたバイト位置に、書込みデー
タレジスタ４の内容が書込まれる。
次に、オペランド差換え動作について説明する。
オペランドアドレスがアドレスレジスタ３にセットされ
ると、そのアドレスにストアされるストアデータがスト
アバッファ１内に存在するかどうかが、比較器７でチエ
ツクされる。比較器７によりストアバッファ１内にオペ
ランドが存在することが検出されると、そのストアデー
タがハッファリードレジスタ５にセットされる。これと
同時にアドレスレジスタ３でアドレスされたキャッシュ
データアレイ２の内容もキャッシュリードレジスタ６に
セットされる。比較器７の検出信号を受けた制御回路８
はストアバッファ１のゾーン出力を判定し、以下のよう
に選択器９の選択信号を作成する。
ると、そのアドレスにストアされるストアデータがスト
アバッファ１内に存在するかどうかが、比較器７でチエ
ツクされる。比較器７によりストアバッファ１内にオペ
ランドが存在することが検出されると、そのストアデー
タがハッファリードレジスタ５にセットされる。これと
同時にアドレスレジスタ３でアドレスされたキャッシュ
データアレイ２の内容もキャッシュリードレジスタ６に
セットされる。比較器７の検出信号を受けた制御回路８
はストアバッファ１のゾーン出力を判定し、以下のよう
に選択器９の選択信号を作成する。
すなわち、バイトのゾーンが“１”である場合（すなわ
ち、そのバイトへの書込みデータがある場合）は、選択
器９はバッファリードレジスタ５を選択する。例えば、
ゾーンが１１００（Ｂ）の場合、Ｂｙｔｅ、 ０． １
はバッファリードレジスタ５の出力、Ｂｙｔｅ、 ２．
３はキャッシュリードレジスタ６の出力を選択するよ
うに制御される。
ち、そのバイトへの書込みデータがある場合）は、選択
器９はバッファリードレジスタ５を選択する。例えば、
ゾーンが１１００（Ｂ）の場合、Ｂｙｔｅ、 ０． １
はバッファリードレジスタ５の出力、Ｂｙｔｅ、 ２．
３はキャッシュリードレジスタ６の出力を選択するよ
うに制御される。
第２図は本発明の第２の実施例を示し、１は少なくとも
２つのエンドνを有するストアバッファ（ＳＴＢ） 、
２はキャッシュデータアレイ（ＤＡ）３はアドレスレジ
スタ（ＡＲ） 、４は書込みデータレジスタ（ＷＤＲ）
、５’ はバッファリードレジスタ（ＢＲＤＲｎ）群
、６はキャッシュリードレジスタ（ＲＤＲ） 、７’
は比較器群、８は制御回路、１０はゾーンレジスタ、１
１は第１の選択器、１２は第２の選択器である。
２つのエンドνを有するストアバッファ（ＳＴＢ） 、
２はキャッシュデータアレイ（ＤＡ）３はアドレスレジ
スタ（ＡＲ） 、４は書込みデータレジスタ（ＷＤＲ）
、５’ はバッファリードレジスタ（ＢＲＤＲｎ）群
、６はキャッシュリードレジスタ（ＲＤＲ） 、７’
は比較器群、８は制御回路、１０はゾーンレジスタ、１
１は第１の選択器、１２は第２の選択器である。
この第２の実施例での通常のキャッシュリード動作とス
トアバッファ１′からの掃出し動作は第１図に示した第
１の実施例の動作と同様である。
トアバッファ１′からの掃出し動作は第１図に示した第
１の実施例の動作と同様である。
次にオペランド差換え動作について説明する。
オペランドアドレスがアドレスレジスタ３にセットされ
ると、そのアドレスにストアされるストアデータがスト
アバッファ１′内に存在するかどうかが、比較器群７′
で同時にチエツクされる。
ると、そのアドレスにストアされるストアデータがスト
アバッファ１′内に存在するかどうかが、比較器群７′
で同時にチエツクされる。
比較器群７′によりストアバッファ１′内の複数のエン
トリにオペランドが存在することが検出されると、その
ストアデータがバッファリードレジスタ５にセットされ
る。ここでは２つのエントリにオペランドが存在するも
のとし、バッファリードレジスタ群５′は、ＢＲＤＲＯ
とＢＲＤＲＩの２個からなるものとする。
トリにオペランドが存在することが検出されると、その
ストアデータがバッファリードレジスタ５にセットされ
る。ここでは２つのエントリにオペランドが存在するも
のとし、バッファリードレジスタ群５′は、ＢＲＤＲＯ
とＢＲＤＲＩの２個からなるものとする。
比較器７′の検出信号を受けた制御回路８は、ストアバ
ッファ１の２つのゾーン出力を判定して、以下のように
第１の選択器１１の選択信号を作成する。
ッファ１の２つのゾーン出力を判定して、以下のように
第１の選択器１１の選択信号を作成する。
すなわち、バイトのゾーンが′１”である場合、第１の
選択器１１は、そのバイトへの書込みデータがある最新
エントリの出力（ＢＲＤＲＯまたは１）を選択する。例
えば、ストアされる順序がＢＲＤＲＯに読出されたエン
トリの方が最新であり、かつ、ＢＲＤＲＯに対応するゾ
ーンが１１００ＣＢ）、ＢＲＤＲＩに対応するゾーンが
１１１１（Ｂ）である場合、ＢｙｔｅＯ，１はバッファ
リードレジスタＢＲＤＲＯの出力、Ｂｙｔｅ２．３はバ
ッファリードレジスタＢＲＤＲＩの出力を選択する。
選択器１１は、そのバイトへの書込みデータがある最新
エントリの出力（ＢＲＤＲＯまたは１）を選択する。例
えば、ストアされる順序がＢＲＤＲＯに読出されたエン
トリの方が最新であり、かつ、ＢＲＤＲＯに対応するゾ
ーンが１１００ＣＢ）、ＢＲＤＲＩに対応するゾーンが
１１１１（Ｂ）である場合、ＢｙｔｅＯ，１はバッファ
リードレジスタＢＲＤＲＯの出力、Ｂｙｔｅ２．３はバ
ッファリードレジスタＢＲＤＲＩの出力を選択する。
同時に、第２の選択器１２は、第１図の選択器９と同様
に、制御回路８からの制御信号によって以下のように制
御される。
に、制御回路８からの制御信号によって以下のように制
御される。
すなわち、バイトのゾーンが“１ｍである場合（すなわ
ち、そのバイトへの書込みデータがある場合）は、第１
の選択器１１の出力を選択し、バイトのゾーンが′０＃
である場合は、そのバイトにはキャッシュリードレジス
タ６の出力を選択するように制御される。
ち、そのバイトへの書込みデータがある場合）は、第１
の選択器１１の出力を選択し、バイトのゾーンが′０＃
である場合は、そのバイトにはキャッシュリードレジス
タ６の出力を選択するように制御される。
［発明の効果］
以上説明したように本発明は、キャッシュからのリード
データの１部をストアバッファの出力と差換えるよう構
成することにより、オペランド再読出しをせずにオペラ
ンドを供給するため、性能低下を防ぐ効果がある。
データの１部をストアバッファの出力と差換えるよう構
成することにより、オペランド再読出しをせずにオペラ
ンドを供給するため、性能低下を防ぐ効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図である。 １および１′・・・ストアバッファ（ＳＴＢ） 、２・
・・キャッシュデータアレイ（ＤＡ） 、３・・・アド
レスレジスタ（ＡＲ） 、４・・・書込みデータレジス
タ（ＷＤＲ） 、５・・・バッファリードレジスタ（Ｂ
ＲＤＲ） 、５’ ・・・バッファリードレジスタ群、
６・・・キャッシュリードレジスタ（ＲＤＲ） 、７・
・・比較器、７′・・・比較器群、８・・・制御回路、
９・・・選択器、１０・・・ゾーンレジスタ、 ２・・・第２の選択器。 ・・・第１ の選択器、 第１図
本発明の第２の実施例のブロック図である。 １および１′・・・ストアバッファ（ＳＴＢ） 、２・
・・キャッシュデータアレイ（ＤＡ） 、３・・・アド
レスレジスタ（ＡＲ） 、４・・・書込みデータレジス
タ（ＷＤＲ） 、５・・・バッファリードレジスタ（Ｂ
ＲＤＲ） 、５’ ・・・バッファリードレジスタ群、
６・・・キャッシュリードレジスタ（ＲＤＲ） 、７・
・・比較器、７′・・・比較器群、８・・・制御回路、
９・・・選択器、１０・・・ゾーンレジスタ、 ２・・・第２の選択器。 ・・・第１ の選択器、 第１図
Claims (1)
- 【特許請求の範囲】 １、キャッシュメモリを備え、命令の先取りを行なう情
報処理装置であって、ストアアドレス、ストアデータ、
及び書込みバイト位置に対して登録するストアバッファ
手段と、キャッシュメモリを索引するアドレスレジスタ
と、前記アドレスレジスタよりのアドレスと前記ストア
バッファ手段のストアアドレスとを比較する手段と、前
記比較手段の出力と前記ストアバッファ手段の書込みバ
イト位置に従って、前記ストアバッファ手段のストアデ
ータと前記キャッシュメモリの出力とを切換える選択手
段とを有することを特徴とするオペランド差換え方式。 ２、キャッシュメモリを備え、命令の先取りを行なう情
報処理装置であって、ストアアドレス、ストアデータ、
及び書込みバイト位置を対にして登録する、少なくとも
２つのエントリを有するストアバッファ手段と、キャッ
シュメモリを索引するアドレスレジスタと、前記アドレ
スレジスタよりのアドレスと前記バッファ手段の複数の
ストアアドレスとを比較する手段と、前記比較手段の出
力と前記ストアバッファ手段の書込みバイト位置に従っ
て、前記バッファ手段の複数の異なるエントリに登録さ
れた複数のストアデータを切換える第１の選択手段と、
前記比較手段の出力と前記ストアバッファ手段の書込み
バイト位置に従って、前記第１の選択手段の出力と前記
キャッシュメモリの出力とを切換える第２の選択手段と
を、有することを特徴とするオペランド差換え方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024013A JPH02204834A (ja) | 1989-02-03 | 1989-02-03 | オペランド差換え方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024013A JPH02204834A (ja) | 1989-02-03 | 1989-02-03 | オペランド差換え方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02204834A true JPH02204834A (ja) | 1990-08-14 |
Family
ID=12126666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024013A Pending JPH02204834A (ja) | 1989-02-03 | 1989-02-03 | オペランド差換え方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02204834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7093074B2 (en) | 2000-01-19 | 2006-08-15 | Fujitsu Limited | Storage control device and storage control method |
| JP2006244460A (ja) * | 2005-02-01 | 2006-09-14 | Seiko Epson Corp | キャッシュメモリ及びプロセッサ |
-
1989
- 1989-02-03 JP JP1024013A patent/JPH02204834A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7093074B2 (en) | 2000-01-19 | 2006-08-15 | Fujitsu Limited | Storage control device and storage control method |
| JP2006244460A (ja) * | 2005-02-01 | 2006-09-14 | Seiko Epson Corp | キャッシュメモリ及びプロセッサ |
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