JPH05334186A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は命令語により任意にキャシュメモ
リのヒット、ミスヒットを制御することができるキャシ
ュメモリの制御装置を得ることを目的とする。 【構成】 主記憶装置１と、この主記憶装置１に格納さ
れているデータの一部分を一時保持するキャシュメモリ
２と、前記主記憶装置１、或は前記キャシュメモリ２よ
り前記データを選択出力するセレクタ６と、前記データ
の読み出し、書き込み用の命令語に前記キャシュメモリ
１のヒット、或はミスヒット用のキャシュ制御ビット８
を任意に付加すると共に、前記キャシュ制御ビット８内
容に従って前記セレクタ６の選択出力を制御するＡＮＤ
回路１０とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＰＵによって処理
される命令語によりキャシュメモリのヒット、或はミス
ヒットを制御するデータ処理装置に関するものである。

【０００２】

【従来の技術】図２は図示しないＣＰＵにて処理される
アドレス指定で使用される命令語の一基本命令形式の１
っであるＲＸ形式を示す。この命令語において、Ｏｐ
ｃｏｄｅは命令語のタイプ、即ち命令語の機能を示すも
のである。Ｒ１は読み出したデータの書き込み先レジス
タを示す。Ｘ２はインデクスレジスタを、Ｂ２はベース
レジスタを、Ｄ２はデースプレスメントを示し、これら
Ｘ２、Ｂ２、Ｄ２によってデータを取り出すメモリアド
レス、即ちアドレスオペランドを表す。

【０００３】図３は従来のデータ処理装置の構成を示す
ブロック図である。図において、１は主記憶装置、２は
キャシュメモリであり、主記憶装置１に格納されている
プログラム、或はデータの一部分を一時的に保持する高
速記憶装置を構成する。キャシュメモリ２の構成とし
て、３は前記プログラム、或はデータを記憶したアドレ
スを保持するキャシュアドレスタグ部、４はキャシュデ
ータ部でありキャシュアドレスタグ部３で保持されたア
ドレスにデータ、或はプログラム（以下、単にキャシュ
データと記載する）を記憶しキャシュヒット時にはキャ
シュデータ４Ａを出力する。尚、図示しいないがキャシ
ュアドレスタグ部３には命令語によるアドレスオペラン
ドが存在するか否かを判定し、存在判定時にはキャシュ
ヒット信号３Ａを出力するコンパレータを備えている。

【０００４】５は主記憶装置１から読み出されたデータ
（以下、メモリデータと記載する）１Ａを記憶するメモ
リバッファ、６はセレクタであり、キャシュヒット信号
３Ａの出力時にはキャシュデータ部４よりのキャシュデ
ータ４Ａを、そしてキャシュヒット信号３Ａの無出力
時、即ちキャシュメモリ２のミスヒット時にはメモリバ
ッファ５よりのメモリデータを選択出力し演算データ６
Ａとする。７はシステムバスであり、命令語によるアド
レスオペランドを主記憶装置１及びキャシュメモリ２に
読み込ませる。

【０００５】次に、従来のデータ処理装置の動作につい
て説明する。データ処理装置は所望する演算データ６Ａ
を読み出すため命令語をシステムバス７に乗せると、先
ず主記憶装置１は命令語によるアドレスオペランドに従
ってメモリデータ１Ａを読み出しメモリバッファ５に一
時記憶させる。一方、キャシュメモリ２においては、シ
ステムバス７を介して読み込んだアドレスオペランドと
キャシュアドレスタグ部３においては保持された各アド
レスとをコンパレータで比較し、読み込んだアドレスオ
ペランドと同一のアドレスがキャシュアドレスタグ部３
に保持されているかを判定する。

【０００６】この時、同一のアドレスが保持されている
ことが判定されたならば、キャシュアドレスタグ部３よ
り有意となったキャシュヒット信号３Ａ、及びキャシュ
データ部よりキャシュデータ４Ａがセレクタ６に対して
出力される。この結果セレクタ６はキャシュデータ部４
からのキャシュデータ４Ａを演算データ６Ａとして出力
する。この状態をキャシュメモリ２のヒットと呼ぶ。

【０００７】だが、コパレータによる判定の結果、同一
のアドレスがキャシュアドレスタグ部３に存在しないこ
とが判定されたならば、キャシュヒット信号３Ａは無意
となる。従ってセレクタ６はメモリバッファ５に記憶さ
れたメモリデータ１Ａを演算データ６Ａとして選択出力
する。この状態をキャシュメモリ２のミスヒットと呼
ぶ。更に、キャシュメモリ２にデータが存在しなかった
場合は主記憶装置１からデータがキャシュメモリ２に割
り当てられることもある。

【０００８】この様にキャシュメモリ２のヒット、ミス
ヒットの制御はキャシュメモリのハードウエア構成に依
存するものであり、命令語に無関係に制御される。

【０００９】

【発明が解決しようとする課題】従来のデータ処理装置
は以上のように構成されているので、命令語に無関係に
キャシュメモリをヒット、或はミスヒットするため、キ
ャシュデータに起因するプログラムの不具合の再現試験
を行う時、不具合発生時の各命令語によってプログラム
を作成しキャシュメモリのヒット、ミスヒットを制御し
ようとしても、前記の理由から命令語によるソフトウェ
ア処理にてキャシュメモリを自由に制御できず、プログ
ラムの不具合の再現試験を行うというのは困難であると
いう問題点があった。

【００１０】この発明は前記のような問題点を解決する
ためになされたもので、命令語により任意にキャシュメ
モリのヒット、ミスヒットを制御することができるデー
タ処理装置を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るデータ処
理装置は、主記憶装置と、この主記憶装置に格納されて
いるデータの一部分を一時保持するキャシュメモリと、
前記主記憶装置、或は前記キャシュメモリより前記デー
タを選択出力するセレクタと、データの読み出し、書き
込み用の命令語に任意に付加され、前記キャシュメモリ
をヒット、或はミスヒット制御するキャシュ制御ビット
内容に従って前記セレクタの選択出力を制御する出力制
御手段とを備えたものである。

【００１２】

【作用】この発明におけるデータ処理装置は、命令語に
キャシュメモリのヒット、ミスヒットを制御するキャシ
ュ制御ビットを任意に付加し、このキャシュ制御ビット
を出力制御手段に出力することで、キャシュメモリより
キャシュデータを演算データとして選択出力することが
できるため、キャシュメモリのヒット、ミスヒットを任
意にシュミレートできる。よってキャシュデータに起因
するプログラム不具合動作解析時に、プログラムの不具
合再現を実施することできる。

【００１３】

【実施例】

実施例１．図１はこの発明によるデータ処理装置の一実
施例の構成を示すブロック図である。図中、図３と同一
符号は同一、又相当部分を示す。図において、８は命令
語に付加された論理１或は０のキャシュ制御ビット、９
は命令語取り出し、命令解読、・・・キャシュ制御信号
８Ａの出力までの一連の処理を各ステージ９₁〜９₃毎に
順次行うパイプラインレジスタ、１０はパイプラインレ
ジスタ９より出力されたキャシュ制御信号８Ａとキャシ
ュヒット信号３ＡとのＡＮＤ条件のもとにセレクト制御
信号１０Ａを出力するＡＮＤ回路である。このＡＮＤ回
路１０によって出力制御手段が構成される。

【００１４】次に、図１に示したこの発明の一実施例の
動作について説明する。先ず、この発明の前提条件とし
て、命令語中にキャシュ制御ビット８を設け、パイプラ
インレジスタ９に流す。パイプラインレジスタ９は命令
語を取り込んで、解読した後にキャシュ制御ビット８に
設定した論理のキャシュ制御信号８ＡをＡＮＤ回路１０
に出力する。ＡＮＤ回路１０ではキャシュ制御信号８Ａ
と共にキャシュヒット信号３ＡのＡＮＤ条件を調べてセ
レクタ制御信号１０Ａをセレクタ６に送り、演算データ
６Ａとなるキャシュデータ４Ａ、或はメモリデータ１Ａ
の選択出力制御を行う。

【００１５】今、ここでキャシュデータ４Ａに起因する
プログラムの不具合の再現試験を行うため、キャシュメ
モリのヒット、ミスヒットを命令語にて制御する場合
は、命令語の中のキャシュ制御ビット８に論理１を設定
する。その結果、命令語を取り込んだパイプラインレジ
スタ９は論理１のキャシュ制御信号８ＡをＡＮＤ回路１
０に出力する。一方、システムバス７より命令語を取り
込んだキャシュメモリ２では、従来技術同様にキャシュ
アドレスタグ部３を参照し命令語中のアドレスオペラン
ドに対応するアドレスが存在すればキャシュヒット信号
３Ａを有意（論理１）にしてＡＮＤ回路１０へ出力す
る。セレクタ制御信号１０Ａを取り込んだセレクタ６
は、アドレスオペランドに対応してたキャシュデータ部
４より読み出したキャシュデータ４Ａを演算データ６Ａ
として出力する。

【００１６】また、命令語のキャシュ制御ビット８に論
理０を設定すると、キャシュメモリ２より出力されるキ
ャシュヒット信号３Ａがたとえ有意であってもＡＮＤ回
路１０よりセレクタ制御信号１０Ａは出力されないた
め、セレクタ６は主記憶装置１よりメモリバッファ５に
記憶したメモリデータ１Ａを、演算データ６Ａとして出
力する。

【００１７】

【発明の効果】以上のようにこの発明によれば、主記憶
装置と、この主記憶装置に格納されているデータの一部
分を一時保持するキャシュメモリと、前記主記憶装置、
或は前記キャシュメモリより前記データを選択出力する
セレクタと、データの読み出し、書き込み用の命令語に
任意に付加され、前記キャシュメモリをヒット、或はミ
スヒット制御するキャシュ制御ビット内容に従って前記
セレクタの選択出力を制御する出力制御手段とを備えた
ので、プログラムによりキャシュメモリのヒット、ミス
ヒットを制御することができる。そのため、キャシュデ
ータに起因するプログラムの不具合追求時に不具合再現
試験を行うことが容易になり、よってデータ処理装置の
品質向上が計れるという効果がある。

【図面の簡単な説明】

【図１】この発明によるデータ処理装置の一実施例の構
成を示すブロック図である。

【図２】従来の命令語の構成を示す図である。

【図３】従来のデータ処理装置の構成を示すブロック図
である。

【符号の説明】

１ 主記憶装置 ２ キャシュメモリ ４Ａ キャシュデータ ６ セレクタ ８ キャシュ制御ビット １０ ＡＮＤ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主記憶装置と、この主記憶装置に格納さ
   れているデータの一部分を一時保持するキャシュメモリ
   と、前記主記憶装置、或は前記キャシュメモリより前記
   データを選択出力するセレクタと、データの読み出し、
   書き込み用の命令語に任意に付加され、前記キャシュメ
   モリをヒット、或はミスヒット制御するキャシュ制御ビ
   ット内容に従って前記セレクタの選択出力を制御する出
   力制御手段とを備えたことを特徴とするデータ処理装
   置。