JP2002007154A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2002007154A JP2002007154A JP2000182412A JP2000182412A JP2002007154A JP 2002007154 A JP2002007154 A JP 2002007154A JP 2000182412 A JP2000182412 A JP 2000182412A JP 2000182412 A JP2000182412 A JP 2000182412A JP 2002007154 A JP2002007154 A JP 2002007154A
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- JP
- Japan
- Prior art keywords
- core
- instruction
- contents
- register
- rom
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- Pending
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- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【課題】 小容量のキャッシュでＲＯＭの変更に対応で
きるようにする。 【解決手段】 コアデバック情報アレイ７は、コアキャ
ッシュ１００の各エントリに対応して、そのエントリが
デバッグ用のコアＲＯＭの内容を保持しているかどうか
の情報を保持する。保持する場合、コア命令レジスタ６
は、コアＲＯＭの読出しデータ１１６をコアキャッシュ
１００の読出しデータ１１５と差し替える。コアキャッ
シュ１００にコアＲＡＭの内容を書き込む場合に、コア
デバック情報アレイ７により、コアキャッシュ１００の
コアＲＡＭの内容を保持させるエントリには既にコアＲ
ＯＭのデバッグ用エントリが保持されていることが示さ
れるとコアＲＡＭ内容のコアキャッシュ１００への書込
みを抑止する。この機能は、８〜１４で構成されるコア
キャッシュ書込制御回路が担う。
きるようにする。 【解決手段】 コアデバック情報アレイ７は、コアキャ
ッシュ１００の各エントリに対応して、そのエントリが
デバッグ用のコアＲＯＭの内容を保持しているかどうか
の情報を保持する。保持する場合、コア命令レジスタ６
は、コアＲＯＭの読出しデータ１１６をコアキャッシュ
１００の読出しデータ１１５と差し替える。コアキャッ
シュ１００にコアＲＡＭの内容を書き込む場合に、コア
デバック情報アレイ７により、コアキャッシュ１００の
コアＲＡＭの内容を保持させるエントリには既にコアＲ
ＯＭのデバッグ用エントリが保持されていることが示さ
れるとコアＲＡＭ内容のコアキャッシュ１００への書込
みを抑止する。この機能は、８〜１４で構成されるコア
キャッシュ書込制御回路が担う。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置、特
に、小さな命令語で構成されＲＯＭに格納されるプログ
ラムにバグがある場合、またはＲＯＭに部分的な欠陥が
ある場合に好適な情報処理装置に関する。
に、小さな命令語で構成されＲＯＭに格納されるプログ
ラムにバグがある場合、またはＲＯＭに部分的な欠陥が
ある場合に好適な情報処理装置に関する。
【０００２】
【従来の技術】従来、例えば、ＲＩＳＣ（Reduced Inst
ruction Set Computer）の命令体系におけるコア命令語
のように、命令語を小さな命令語群にデコードして処理
する装置では、そのデコード内容をＲＡＭまたはＲＯＭ
に保持することが多い。特に、１チッププロセッサの場
合、そのデコード内容の容量が大きく、内容全体を１チ
ップ内に内蔵することが難しい場合がある。そのような
場合、その内容の一部をＲＯＭとしてチップ内に内蔵
し、その他の部分をＲＡＭとしてチップ外に配置すると
いう構成を採ることがある。このような構成において
は、ＲＡＭに保持されたコア命令の呼出しが遅くなるた
め、チップ内にその高速化を目的として、ＲＡＭの内容
を保持するキャッシュメモリ（以下、「キャッシュ」と
記す）を設けることがある。なお、コア命令語とは、Ｒ
ＩＳＩ命令体系における基本命令語を意味し、このコア
命令語を格納するキャッシュ，ＲＯＭ，ＲＡＭ等に「コ
ア」という文字を冠する。
ruction Set Computer）の命令体系におけるコア命令語
のように、命令語を小さな命令語群にデコードして処理
する装置では、そのデコード内容をＲＡＭまたはＲＯＭ
に保持することが多い。特に、１チッププロセッサの場
合、そのデコード内容の容量が大きく、内容全体を１チ
ップ内に内蔵することが難しい場合がある。そのような
場合、その内容の一部をＲＯＭとしてチップ内に内蔵
し、その他の部分をＲＡＭとしてチップ外に配置すると
いう構成を採ることがある。このような構成において
は、ＲＡＭに保持されたコア命令の呼出しが遅くなるた
め、チップ内にその高速化を目的として、ＲＡＭの内容
を保持するキャッシュメモリ（以下、「キャッシュ」と
記す）を設けることがある。なお、コア命令語とは、Ｒ
ＩＳＩ命令体系における基本命令語を意味し、このコア
命令語を格納するキャッシュ，ＲＯＭ，ＲＡＭ等に「コ
ア」という文字を冠する。
【０００３】ところで、何らかの問題が発生し、コア命
令語の内容を修正する必要がある状況が発生することが
ある。そして、その修正内容がコアＲＯＭに保持されて
いるものである場合には、修正することができないた
め、コアＲＯＭ全体を無効にし、その内容を外付けのコ
アＲＡＭから読み出させることにより処理させなければ
ならなくなる。
令語の内容を修正する必要がある状況が発生することが
ある。そして、その修正内容がコアＲＯＭに保持されて
いるものである場合には、修正することができないた
め、コアＲＯＭ全体を無効にし、その内容を外付けのコ
アＲＡＭから読み出させることにより処理させなければ
ならなくなる。
【０００４】しかし、それでは、１サイクルで処理がす
ることが必要な命令語等のように、高速に処理するべく
コアＲＯＭに格納しチップに内蔵させていたものが、コ
ア命令語の取出しに時間がかかってしまうことにより高
速に処理することが不可能になってしまう。また、コア
ＲＯＭ全体が無効となってしまうことにより、当該命令
語以外の命令語に対する処理まで外付けのＲＡＭからの
読出しになることになるため、処理速度が遅くなってし
まうという問題があった。
ることが必要な命令語等のように、高速に処理するべく
コアＲＯＭに格納しチップに内蔵させていたものが、コ
ア命令語の取出しに時間がかかってしまうことにより高
速に処理することが不可能になってしまう。また、コア
ＲＯＭ全体が無効となってしまうことにより、当該命令
語以外の命令語に対する処理まで外付けのＲＡＭからの
読出しになることになるため、処理速度が遅くなってし
まうという問題があった。
【０００５】このような問題を解決する従来技術の例
が、特開平１０−２６０８２８号公報に記載されてい
る。この装置では、マクロ命令のオペレーションコード
をマイクロプログラムの先頭アドレスにデコードする命
令デコードメモリ（ＩＤＭ）の各エントリに対応して、
ＲＯＭをアクセスするかキャッシュをアクセスするかを
指示するアクセス指示ビットを設け、このアクセス指示
ビットにより、ＲＯＭからの読出しか、キャッシュから
の読出しかを制御することを可能としている。これによ
り、ＲＯＭの故障、あるいはマイクロプログラムの内容
変更時にはキャッシュから読み出し、結果としてチップ
の交換やチップの再作成を伴うことなく、コンピュータ
の処理を継続することができるようにしている。
が、特開平１０−２６０８２８号公報に記載されてい
る。この装置では、マクロ命令のオペレーションコード
をマイクロプログラムの先頭アドレスにデコードする命
令デコードメモリ（ＩＤＭ）の各エントリに対応して、
ＲＯＭをアクセスするかキャッシュをアクセスするかを
指示するアクセス指示ビットを設け、このアクセス指示
ビットにより、ＲＯＭからの読出しか、キャッシュから
の読出しかを制御することを可能としている。これによ
り、ＲＯＭの故障、あるいはマイクロプログラムの内容
変更時にはキャッシュから読み出し、結果としてチップ
の交換やチップの再作成を伴うことなく、コンピュータ
の処理を継続することができるようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、マクロ命令のオペレーションコード、
すなわちアクセス指示にビットという命令語ごとに制御
情報を設けているため、マイクロプログラムの変更はマ
イクロ命令単位であることが多いにも拘わらず、変更を
行う場合は、命令語という大きな単位で書換えを実施す
る必要があるため、必要以上にキャッシュエリアを使用
してしまうという問題がある。
た従来技術では、マクロ命令のオペレーションコード、
すなわちアクセス指示にビットという命令語ごとに制御
情報を設けているため、マイクロプログラムの変更はマ
イクロ命令単位であることが多いにも拘わらず、変更を
行う場合は、命令語という大きな単位で書換えを実施す
る必要があるため、必要以上にキャッシュエリアを使用
してしまうという問題がある。
【０００７】本発明の主な目的は、小容量のキャッシュ
でＲＯＭ書替え機能を実現できる情報処理装置を提供す
ることにある。
でＲＯＭ書替え機能を実現できる情報処理装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】第１の本発明の情報処理
装置は、ＲＡＭ（３００）とＲＡＭ（３００）の内容を
キャッシングするキャッシュ（１００）を備え、命令語
を小さな命令語にデコードして処理する情報処理装置に
おいて、小さな命令語を格納するＲＯＭ（２００）と、
キャッシュ（１００）の各エントリに対応して、そのエ
ントリがデバッグ用のＲＯＭ（２００）の内容を保持し
ているかどうかの情報を保持するメモリ手段（７）と、
メモリ手段（７）によって、キャッシュ（１００）の内
容がデバッグ用のＲＯＭ（２００）の内容であることが
示された場合、ＲＯＭ（２００）の読出しデータをキャ
ッシュ（１００）の読出しデータと差し替える選択手段
（６）と、キャッシュ（１００）にＲＡＭ（３００）の
内容を書き込む場合に、メモリ手段（７）により当該エ
ントリには既にデバッグ用のＲＯＭ（２００）の内容が
保持されていることが示された場合には、書込みを抑止
する書込み制御手段（８〜１４）とを設けたことを特徴
とする。
装置は、ＲＡＭ（３００）とＲＡＭ（３００）の内容を
キャッシングするキャッシュ（１００）を備え、命令語
を小さな命令語にデコードして処理する情報処理装置に
おいて、小さな命令語を格納するＲＯＭ（２００）と、
キャッシュ（１００）の各エントリに対応して、そのエ
ントリがデバッグ用のＲＯＭ（２００）の内容を保持し
ているかどうかの情報を保持するメモリ手段（７）と、
メモリ手段（７）によって、キャッシュ（１００）の内
容がデバッグ用のＲＯＭ（２００）の内容であることが
示された場合、ＲＯＭ（２００）の読出しデータをキャ
ッシュ（１００）の読出しデータと差し替える選択手段
（６）と、キャッシュ（１００）にＲＡＭ（３００）の
内容を書き込む場合に、メモリ手段（７）により当該エ
ントリには既にデバッグ用のＲＯＭ（２００）の内容が
保持されていることが示された場合には、書込みを抑止
する書込み制御手段（８〜１４）とを設けたことを特徴
とする。
【０００９】第２の本発明の情報処理装置は、ＲＡＭ
（３００）とＲＡＭ（３００）の内容をキャッシングす
るキャッシュ（１００）とを備え、命令語を小さな命令
語にデコードして処理する情報処理装置において、小さ
な命令語を格納するＲＯＭ（２００）と、キャッシュ
（１００）のエントリがデバッグ用のＲＯＭ（２００）
の内容を保持しているかどうかの情報を外部から書き込
むためのデバッグ情報書込レジスタ（１１）と、デバッ
グ情報書込レジスタ（１１）から書き込まれた情報をキ
ャッシュ（１００）のエントリ対応に保持するデバッグ
情報アレイ（７）と、ＲＡＭ（３００）の内容をキャッ
シュ（１００）に登録する場合の書込指示を保持する命
令書込制御レジスタ（８，９）と、デバッグ情報書込レ
ジスタ（１１）の読出内容を保持するデバッグ情報読出
レジスタ（１０）と、命令書込制御レジスタ（９）の出
力とデバッグ情報読出レジスタ（１０）の出力の否定と
の論理積をとるアンドゲート（１３）と、アンドゲート
（１３）の出力が真であるときに小さな命令語をキャッ
シュ（１００）に書き込む命令書込レジスタ（２）と、
キャッシュ（１００）が読み出されたときにヒットすれ
ばキャッシュ（１００）の内容、ミスヒットすれば外部
からの指示によりＲＯＭ（２００）またはＲＡＭ（３０
０）の内容をそれぞれ選択して受け入れ、外部に出力す
る命令レジスタ（６）とを有することを特徴とする。
（３００）とＲＡＭ（３００）の内容をキャッシングす
るキャッシュ（１００）とを備え、命令語を小さな命令
語にデコードして処理する情報処理装置において、小さ
な命令語を格納するＲＯＭ（２００）と、キャッシュ
（１００）のエントリがデバッグ用のＲＯＭ（２００）
の内容を保持しているかどうかの情報を外部から書き込
むためのデバッグ情報書込レジスタ（１１）と、デバッ
グ情報書込レジスタ（１１）から書き込まれた情報をキ
ャッシュ（１００）のエントリ対応に保持するデバッグ
情報アレイ（７）と、ＲＡＭ（３００）の内容をキャッ
シュ（１００）に登録する場合の書込指示を保持する命
令書込制御レジスタ（８，９）と、デバッグ情報書込レ
ジスタ（１１）の読出内容を保持するデバッグ情報読出
レジスタ（１０）と、命令書込制御レジスタ（９）の出
力とデバッグ情報読出レジスタ（１０）の出力の否定と
の論理積をとるアンドゲート（１３）と、アンドゲート
（１３）の出力が真であるときに小さな命令語をキャッ
シュ（１００）に書き込む命令書込レジスタ（２）と、
キャッシュ（１００）が読み出されたときにヒットすれ
ばキャッシュ（１００）の内容、ミスヒットすれば外部
からの指示によりＲＯＭ（２００）またはＲＡＭ（３０
０）の内容をそれぞれ選択して受け入れ、外部に出力す
る命令レジスタ（６）とを有することを特徴とする。
【００１０】なお、小さな命令語は、ＲＩＳＣ命令体系
における基本命令語であってよい。
における基本命令語であってよい。
【００１１】本発明は、このように、キャッシュに修正
したいＲＯＭの内容を保持させ、ＲＯＭの内容を保持し
ているという情報をキャッシュのエントリ対応に保持す
ることにより、ＲＯＭと同じ速度での読出しを可能とす
るとともに、小さな命令語単位で必要な部分のみの修正
を可能とした。
したいＲＯＭの内容を保持させ、ＲＯＭの内容を保持し
ているという情報をキャッシュのエントリ対応に保持す
ることにより、ＲＯＭと同じ速度での読出しを可能とす
るとともに、小さな命令語単位で必要な部分のみの修正
を可能とした。
【００１２】
【発明の実施の形態】次に、本発明の上記の目的、特徴
および利点を明確にすべく、以下添付した図面を参照し
ながら、本発明の実施の形態につき詳細に説明する。
および利点を明確にすべく、以下添付した図面を参照し
ながら、本発明の実施の形態につき詳細に説明する。
【００１３】先ず、図２にコア命令アドレスレジスタ１
とコアＲＯＭ２００およびコアＲＡＭ３００との関係を
示す。コア命令アドレスレジスタ１は、プリフェッチユ
ニット（図示せず）から信号線１０１を介してコア命令
アドレスを受けると、コアＲＯＭ２００，コアＲＡＭ３
００および図１に示すコアキャッシュ１００をアクセス
する。コアＲＯＭ２００はコア命令語の群で構成される
プログラムを格納しており、コア命令アドレス空間の一
部を占める。コアＲＡＭ３００はコア命令アドレス空間
と一致する。コアキャッシュ１００は、コアＲＡＭ３０
０の一部の写しを保持する。
とコアＲＯＭ２００およびコアＲＡＭ３００との関係を
示す。コア命令アドレスレジスタ１は、プリフェッチユ
ニット（図示せず）から信号線１０１を介してコア命令
アドレスを受けると、コアＲＯＭ２００，コアＲＡＭ３
００および図１に示すコアキャッシュ１００をアクセス
する。コアＲＯＭ２００はコア命令語の群で構成される
プログラムを格納しており、コア命令アドレス空間の一
部を占める。コアＲＡＭ３００はコア命令アドレス空間
と一致する。コアキャッシュ１００は、コアＲＡＭ３０
０の一部の写しを保持する。
【００１４】図１は本発明の一実施例を示したものであ
る。コア命令アドレスレジスタ１は、信号線１０１を介
して、プリフェッチユニットより送出されたコア命令ア
ドレスを受けると、信号線１１２を介してコア命令アド
レスアレイ３，コア命令データアレイ４，コアデバッグ
情報アレイ７およびコア命令アドレス比較器５にコア命
令アドレスを送出する。
る。コア命令アドレスレジスタ１は、信号線１０１を介
して、プリフェッチユニットより送出されたコア命令ア
ドレスを受けると、信号線１１２を介してコア命令アド
レスアレイ３，コア命令データアレイ４，コアデバッグ
情報アレイ７およびコア命令アドレス比較器５にコア命
令アドレスを送出する。
【００１５】コア命令書込レジスタ２は、コアキャッシ
ュ１００にコア命令語を書き込む際に、書き込むべきコ
ア命令語を保持するレジスタであり、信号線１２０を介
してプリフェッチユニットより送られたデバッグ用コア
命令語あるいは信号線１０２を介してコアＲＡＭから送
られてきたコア命令語を、信号線１０３を介してプリフ
ェッチユニットより送られてきたコア命令デバッグ情報
に従って選択して受け、信号線１２１を介してコア命令
データレジスタ４に送出する。
ュ１００にコア命令語を書き込む際に、書き込むべきコ
ア命令語を保持するレジスタであり、信号線１２０を介
してプリフェッチユニットより送られたデバッグ用コア
命令語あるいは信号線１０２を介してコアＲＡＭから送
られてきたコア命令語を、信号線１０３を介してプリフ
ェッチユニットより送られてきたコア命令デバッグ情報
に従って選択して受け、信号線１２１を介してコア命令
データレジスタ４に送出する。
【００１６】コア命令アドレスアレイ３はコアキャッシ
ュ１００に保持されたコア命令語の命令アドレスを記憶
するメモリであり、信号線１１２を介してコア命令アド
レスレジスタ１より送出されたコア命令アドレスの一部
（下位アドレス）をアドレスとして、信号線１１０を介
してＯＲ回路１４より書込み動作の指示が出された場合
はコア命令アドレスレジスタ１より送出されたコア命令
アドレスの一部（上位アドレス）を書き込み、そうでな
い場合は信号線１１３を介して記憶しているコア命令ア
ドレスをコア命令アドレス比較器５に送出する。
ュ１００に保持されたコア命令語の命令アドレスを記憶
するメモリであり、信号線１１２を介してコア命令アド
レスレジスタ１より送出されたコア命令アドレスの一部
（下位アドレス）をアドレスとして、信号線１１０を介
してＯＲ回路１４より書込み動作の指示が出された場合
はコア命令アドレスレジスタ１より送出されたコア命令
アドレスの一部（上位アドレス）を書き込み、そうでな
い場合は信号線１１３を介して記憶しているコア命令ア
ドレスをコア命令アドレス比較器５に送出する。
【００１７】コア命令データアレイ４はコアキャッシュ
１００に保持されたコア命令語をコア命令アドレスアレ
イ３に対応して記憶するメモリであり、信号線１１２を
介してコア命令アドレスレジスタ１により示されたコア
命令アドレスの一部をアドレスとして、信号線１１０を
介してＯＲ回路１４より書込み動作の指示が出された場
合はコア命令書込レジスタ２から送出されるコア命令語
を書き込み、そうでない場合は記憶しているコア命令語
を信号線１１５を介してコア命令レジスタ６に送出す
る。
１００に保持されたコア命令語をコア命令アドレスアレ
イ３に対応して記憶するメモリであり、信号線１１２を
介してコア命令アドレスレジスタ１により示されたコア
命令アドレスの一部をアドレスとして、信号線１１０を
介してＯＲ回路１４より書込み動作の指示が出された場
合はコア命令書込レジスタ２から送出されるコア命令語
を書き込み、そうでない場合は記憶しているコア命令語
を信号線１１５を介してコア命令レジスタ６に送出す
る。
【００１８】コア命令アドレス比較器５はコア命令アド
レスで示されるコア命令語がコアキャッシュ１００に保
持されているかどうかをチェックする比較回路であり、
信号線１１２−１を介してコア命令アドレスレジスタ１
より送出されたコア命令アドレスと信号線１１３を介し
てコア命令アドレスアレイ３より送出されたコア命令ア
ドレスを比較し、その比較結果を信号線１１４を介して
コア命令レジスタ６に送出する。
レスで示されるコア命令語がコアキャッシュ１００に保
持されているかどうかをチェックする比較回路であり、
信号線１１２−１を介してコア命令アドレスレジスタ１
より送出されたコア命令アドレスと信号線１１３を介し
てコア命令アドレスアレイ３より送出されたコア命令ア
ドレスを比較し、その比較結果を信号線１１４を介して
コア命令レジスタ６に送出する。
【００１９】コア命令レジスタ６は実行すべきコア命令
語を保持するレジスタであり、信号線１１４を介してコ
ア命令アドレス比較器５よりコアキャッシュ１００内に
実行すべきコア命令語が保持されていることが示された
場合は、信号線１１５を介してコア命令データアレイ４
より送出されたコア命令語を受け入れ、そうでない場合
は、信号線１１８を介してのプリフェッチユニットから
の指示により、信号線１１６を介してコアＲＯＭ２００
より送出されるコア命令語あるいは信号線１１７を介し
てコアＲＡＭ３００より送出されるコア命令語を受け入
れ、信号線１１９を介してプリフェッチユニットに送出
する。
語を保持するレジスタであり、信号線１１４を介してコ
ア命令アドレス比較器５よりコアキャッシュ１００内に
実行すべきコア命令語が保持されていることが示された
場合は、信号線１１５を介してコア命令データアレイ４
より送出されたコア命令語を受け入れ、そうでない場合
は、信号線１１８を介してのプリフェッチユニットから
の指示により、信号線１１６を介してコアＲＯＭ２００
より送出されるコア命令語あるいは信号線１１７を介し
てコアＲＡＭ３００より送出されるコア命令語を受け入
れ、信号線１１９を介してプリフェッチユニットに送出
する。
【００２０】さて、コアデバック情報アレイ７はコア命
令アドレスアレイ３およびコア命令データアレイ４に対
応して、該当エントリがデバッグ用に使われているかど
うかの情報を記憶するメモリであり、信号線１１２を介
してコア命令アドレスレジスタ１より送出されたコア命
令アドレスの一部をアドレスとして、信号線１１０を介
してＯＲ回路１４から書込み動作の指示が出された場合
はコアデバッグ情報書込レジスタ１１の情報を記憶し、
そうでない場合は信号線１０６を介してコアデバッグ情
報をコアデバッグ情報読出レジスタ１０に送出する。
令アドレスアレイ３およびコア命令データアレイ４に対
応して、該当エントリがデバッグ用に使われているかど
うかの情報を記憶するメモリであり、信号線１１２を介
してコア命令アドレスレジスタ１より送出されたコア命
令アドレスの一部をアドレスとして、信号線１１０を介
してＯＲ回路１４から書込み動作の指示が出された場合
はコアデバッグ情報書込レジスタ１１の情報を記憶し、
そうでない場合は信号線１０６を介してコアデバッグ情
報をコアデバッグ情報読出レジスタ１０に送出する。
【００２１】第１コア命令書込制御レジスタ８は、コア
ＲＡＭ３００の内容をコアキャッシュ１００に書き込む
際の第１ステップ動作を示すフラグであり、信号線１０
４を介してプリフェッチユニットより送られたコアキャ
ッシュ書込指示を受けると、信号線１１１を介して第２
コア命令書込制御レジスタ９に制御信号を送出する。
ＲＡＭ３００の内容をコアキャッシュ１００に書き込む
際の第１ステップ動作を示すフラグであり、信号線１０
４を介してプリフェッチユニットより送られたコアキャ
ッシュ書込指示を受けると、信号線１１１を介して第２
コア命令書込制御レジスタ９に制御信号を送出する。
【００２２】第２コア命令書込制御レジスタ９はコアＲ
ＡＭ３００の内容をコアキャッシュ１００に書き込む際
の第２ステップ動作を示すフラグであり、信号線１１１
を介して第１コア命令書込制御レジスタ８から送出され
た制御信号を受け、信号線１０７を介してＡＮＤ回路１
３に送出する。コアデバッグ情報読出レジスタ１０は現
在、コアキャッシュ１００に保持されているコア命令語
がデバッグ用のコア命令語かどうかの情報を第２コア命
令書込制御レジスタ９に対応して保持するレジスタであ
り、信号線１０５を介してコアデバック情報アレイ７よ
り送出されたコア命令デバッグ情報を受け、信号線１０
８を介してＡＮＤ回路１３に送出する。
ＡＭ３００の内容をコアキャッシュ１００に書き込む際
の第２ステップ動作を示すフラグであり、信号線１１１
を介して第１コア命令書込制御レジスタ８から送出され
た制御信号を受け、信号線１０７を介してＡＮＤ回路１
３に送出する。コアデバッグ情報読出レジスタ１０は現
在、コアキャッシュ１００に保持されているコア命令語
がデバッグ用のコア命令語かどうかの情報を第２コア命
令書込制御レジスタ９に対応して保持するレジスタであ
り、信号線１０５を介してコアデバック情報アレイ７よ
り送出されたコア命令デバッグ情報を受け、信号線１０
８を介してＡＮＤ回路１３に送出する。
【００２３】コアデバッグ情報書込レジスタ１１はコア
命令語をコアキャッシュ１００に記憶する際にデバッグ
用のコア命令かどうかの情報を受けるレジスタであり、
信号線１０３を介してプリフェッチユニットより送出さ
れたコア命令デバッグ情報を受け、信号線１０６を介し
てコア命令データアレイ７およびＯＲ回路１４に送出す
る。ＡＮＤ回路１３はコアＲＡＭ３００に保持されたコ
ア命令語をコアキャッシュ１００に記憶するための制御
信号を作成する回路であり、信号線１０７を介してコア
ＲＡＭ３００の内容をコアキャッシュ１００に書き込む
第２ステップであることが示され、信号線１０８を介し
てコアデバッグ情報読出レジスタ１０より、該当エント
リにデバッグ用のコア命令語が保持されていないことが
示された場合に書込指示を信号線１０９を介してＯＲ回
路１４に送出する。
命令語をコアキャッシュ１００に記憶する際にデバッグ
用のコア命令かどうかの情報を受けるレジスタであり、
信号線１０３を介してプリフェッチユニットより送出さ
れたコア命令デバッグ情報を受け、信号線１０６を介し
てコア命令データアレイ７およびＯＲ回路１４に送出す
る。ＡＮＤ回路１３はコアＲＡＭ３００に保持されたコ
ア命令語をコアキャッシュ１００に記憶するための制御
信号を作成する回路であり、信号線１０７を介してコア
ＲＡＭ３００の内容をコアキャッシュ１００に書き込む
第２ステップであることが示され、信号線１０８を介し
てコアデバッグ情報読出レジスタ１０より、該当エント
リにデバッグ用のコア命令語が保持されていないことが
示された場合に書込指示を信号線１０９を介してＯＲ回
路１４に送出する。
【００２４】ＯＲ回路１４は最終的なコアキャッシュ１
００に対する書込み制御を行う回路であり、信号線１０
６を介してデバッグ用のコア命令書込みが指示されてい
るか、あるいは信号線１０９を介してコアＲＡＭ３００
に保持されたコア命令語の書き込み指示が出されている
場合に、最終的なコア命令書込み指示を信号線１１０を
介してコア命令アドレスアレイ３、コア命令データアレ
イ４およびコアデバック情報アレイ７に送出する。
００に対する書込み制御を行う回路であり、信号線１０
６を介してデバッグ用のコア命令書込みが指示されてい
るか、あるいは信号線１０９を介してコアＲＡＭ３００
に保持されたコア命令語の書き込み指示が出されている
場合に、最終的なコア命令書込み指示を信号線１１０を
介してコア命令アドレスアレイ３、コア命令データアレ
イ４およびコアデバック情報アレイ７に送出する。
【００２５】では、本実施例の動作について説明する。
【００２６】まず、読出し動作について説明する。コア
命令アドレスレジスタ１にセットされた読出しコア命令
アドレスで、コア命令アドレスアレイ３を索引し、その
結果により得た命令アドレスとの一致をコア命令アドレ
ス比較器５が検出すると信号線１１４が”１”になる。
これにより、コア命令レジスタ６は信号線１１５を介し
てコア命令データアレイ４より送出されたコア命令語を
受け、プリフェッチユニットに送出する。一方、コアキ
ャッシュ１００にヒットしない場合、コアＲＡＭ３００
またコアＲＯＭ２００の内容を受け入れることになる
が、その場合、どちらの内容を受け入れるかの情報が信
号線１１８を介してプリフェッチユニットから送られ、
それを元にしてコア命令レジスタ６にコア命令語がセッ
トされる。本発明では、次に説明するように、コアキャ
ッシュ１００にデバック対象を登録しているため、コア
キャッシュ１００の読出しをＲＯＭ２００の読出しに優
先させているのである。
命令アドレスレジスタ１にセットされた読出しコア命令
アドレスで、コア命令アドレスアレイ３を索引し、その
結果により得た命令アドレスとの一致をコア命令アドレ
ス比較器５が検出すると信号線１１４が”１”になる。
これにより、コア命令レジスタ６は信号線１１５を介し
てコア命令データアレイ４より送出されたコア命令語を
受け、プリフェッチユニットに送出する。一方、コアキ
ャッシュ１００にヒットしない場合、コアＲＡＭ３００
またコアＲＯＭ２００の内容を受け入れることになる
が、その場合、どちらの内容を受け入れるかの情報が信
号線１１８を介してプリフェッチユニットから送られ、
それを元にしてコア命令レジスタ６にコア命令語がセッ
トされる。本発明では、次に説明するように、コアキャ
ッシュ１００にデバック対象を登録しているため、コア
キャッシュ１００の読出しをＲＯＭ２００の読出しに優
先させているのである。
【００２７】ところで、通常、コア命令語はコアＲＯＭ
２００に格納され、コアキャッシュ１００に登録される
ことはなく、コア命令語がコアキャッシュ１００に登録
されるのはデバック対象となった場合である。したがっ
て、通常は、コアキャッシュ１００がヒットすることは
なく、プリフェッチユニットはコアＲＯＭ２００が保持
するコア命令語を読み込むことになる。しかし、コア命
令語がデバック対象となってコアキャッシュ１００に登
録されると、コアキャッシュ１００がヒットするので、
信号線１１８を介してプリフェッチユニットからコア命
令レジスタ６に対しコアＲＯＭ２００の内容を受け入れ
ることが指示された場合であっても、信号線１１４が”
１”となり、コアキャッシュ１００に保持されたデバッ
ク対象のコア命令語が優先してプリフェッチユニットに
読み込まれるようになるのである。
２００に格納され、コアキャッシュ１００に登録される
ことはなく、コア命令語がコアキャッシュ１００に登録
されるのはデバック対象となった場合である。したがっ
て、通常は、コアキャッシュ１００がヒットすることは
なく、プリフェッチユニットはコアＲＯＭ２００が保持
するコア命令語を読み込むことになる。しかし、コア命
令語がデバック対象となってコアキャッシュ１００に登
録されると、コアキャッシュ１００がヒットするので、
信号線１１８を介してプリフェッチユニットからコア命
令レジスタ６に対しコアＲＯＭ２００の内容を受け入れ
ることが指示された場合であっても、信号線１１４が”
１”となり、コアキャッシュ１００に保持されたデバッ
ク対象のコア命令語が優先してプリフェッチユニットに
読み込まれるようになるのである。
【００２８】次に、デバッグ用のコア命令語をセットす
る際の動作について説明する。デバッグ用のコア命令語
をセットするときは、コア命令アドレスがコア命令アド
レスレジスタ１に、デバッグ用のコア命令語がコア命令
書込レジスタ２にセットされ、コアデバッグ情報書込レ
ジスタ１１に”１”がセットされる。これにより、次の
タイミングでコア命令アドレスアレイ３，コア命令デー
タアレイ４およびコアデバック情報アレイ７に書込み指
示が出て、コア命令アドレスアレイ３にコア命令アドレ
ス、コア命令データアレイ４にコア命令語、コアデバッ
ク情報アレイ７に”１”が書き込まれる。本発明では、
このように、コア命令語ごとにデバック対象を登録する
ことができるのである。
る際の動作について説明する。デバッグ用のコア命令語
をセットするときは、コア命令アドレスがコア命令アド
レスレジスタ１に、デバッグ用のコア命令語がコア命令
書込レジスタ２にセットされ、コアデバッグ情報書込レ
ジスタ１１に”１”がセットされる。これにより、次の
タイミングでコア命令アドレスアレイ３，コア命令デー
タアレイ４およびコアデバック情報アレイ７に書込み指
示が出て、コア命令アドレスアレイ３にコア命令アドレ
ス、コア命令データアレイ４にコア命令語、コアデバッ
ク情報アレイ７に”１”が書き込まれる。本発明では、
このように、コア命令語ごとにデバック対象を登録する
ことができるのである。
【００２９】最後に、コアＲＡＭ３００の内容をコアキ
ャッシュ１００に登録する際の動作について説明する。
この場合、信号線１０２を介してコアＲＡＭ３００から
登録するコア命令語がコア命令書込レジスタ２に送られ
るのと同時に、コア命令アドレスレジスタ１にそれに対
応するコア命令アドレスがセットされ、また第１コア命
令書込制御レジスタ８に”１”（書込指示）がセットさ
れる。これにより、一度コアデバック情報アレイ７を読
み出す。その結果がコアデバッグ情報読出レジスタ１０
にセットされると同時に、第２コア命令書込制御レジス
タ９が”１”になる。このとき、登録対象のエントリが
デバッグ用に用いられていなければ、コアデバッグ情報
読出レジスタ１０は”０”となり、その結果により、信
号線１０９および信号線１１０が”１”となり、コアＲ
ＡＭ３００の内容がコア命令書込レジスタ２からコア命
令データアレイ４に登録される。
ャッシュ１００に登録する際の動作について説明する。
この場合、信号線１０２を介してコアＲＡＭ３００から
登録するコア命令語がコア命令書込レジスタ２に送られ
るのと同時に、コア命令アドレスレジスタ１にそれに対
応するコア命令アドレスがセットされ、また第１コア命
令書込制御レジスタ８に”１”（書込指示）がセットさ
れる。これにより、一度コアデバック情報アレイ７を読
み出す。その結果がコアデバッグ情報読出レジスタ１０
にセットされると同時に、第２コア命令書込制御レジス
タ９が”１”になる。このとき、登録対象のエントリが
デバッグ用に用いられていなければ、コアデバッグ情報
読出レジスタ１０は”０”となり、その結果により、信
号線１０９および信号線１１０が”１”となり、コアＲ
ＡＭ３００の内容がコア命令書込レジスタ２からコア命
令データアレイ４に登録される。
【００３０】しかし、登録対象のエントリが既にデバッ
グ用に用いられていた場合、コアデバッグ情報読出レジ
スタ１０は”１”であるので、信号線１０９がおよび信
号線１１０が”０”となり、コアＲＡＭ３００の内容は
コア命令データアレイ４に登録されないことになる。
グ用に用いられていた場合、コアデバッグ情報読出レジ
スタ１０は”１”であるので、信号線１０９がおよび信
号線１１０が”０”となり、コアＲＡＭ３００の内容は
コア命令データアレイ４に登録されないことになる。
【００３１】以上に説明した実施例では、コア命令デー
タアレイ４の各エントリがデバック用に使用されている
かどうかの情報をコアデバック情報アレイ７に記憶して
いるが、コアＲＯＭ２００の部分的な故障がある場合に
は、その部分をコアキャッシュ１００で代用するように
してもよい。この場合には、コアデバック情報アレイ７
の当該エントリには、コアＲＯＭ２００に代替するとの
表示を記憶させ、故障のコアＲＯＭ２００が交換される
迄は不変とする。このような構成により、情報処理装置
の信頼性を向上させることができる。
タアレイ４の各エントリがデバック用に使用されている
かどうかの情報をコアデバック情報アレイ７に記憶して
いるが、コアＲＯＭ２００の部分的な故障がある場合に
は、その部分をコアキャッシュ１００で代用するように
してもよい。この場合には、コアデバック情報アレイ７
の当該エントリには、コアＲＯＭ２００に代替するとの
表示を記憶させ、故障のコアＲＯＭ２００が交換される
迄は不変とする。このような構成により、情報処理装置
の信頼性を向上させることができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
キャッシュのエントリ対応にデバッグ情報を持たせると
いう構成を採用したため、小容量のキャッシュで小さな
命令語の変更に対応できるようになるという効果を得る
ことができる。
キャッシュのエントリ対応にデバッグ情報を持たせると
いう構成を採用したため、小容量のキャッシュで小さな
命令語の変更に対応できるようになるという効果を得る
ことができる。
【００３３】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。例えば、マクロ命
令語によって指定されるマイクロプログラムを構成する
マイクロ命令語を、コア命令語と同様に扱うことによ
り、ＣＩＳＣ（Complex Instruction Set Computer）に
も本発明を容易に適用できる。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。例えば、マクロ命
令語によって指定されるマイクロプログラムを構成する
マイクロ命令語を、コア命令語と同様に扱うことによ
り、ＣＩＳＣ（Complex Instruction Set Computer）に
も本発明を容易に適用できる。
【図１】本発明の情報処理装置の一実施例を示すブロッ
ク図
ク図
【図２】本発明が適用される情報処理装置におけるコア
ＲＯＭおよびコアＲＡＭのアドレス空間を示す図
ＲＯＭおよびコアＲＡＭのアドレス空間を示す図
１ コア命令アドレスレジスタ ２ コア命令書込レジスタ ３ コア命令アドレスアレイ ４ コア命令データアレイ ５ コア命令アドレス比較器 ６ コア命令レジスタ ７ コアデバッグ情報アレイ ８ 第１コア命令書込制御レジスタ ９ 第２コア命令書込制御レジスタ １０ コアデバッグ情報読出レジスタ １１ コアデバッグ情報書込レジスタ １３ ＡＮＤ回路 １４ ＯＲ回路 １００ コアキャッシュ ２００ コアＲＯＭ ３００ コアＲＡＭ
Claims (3)
- 【請求項１】 ＲＡＭと該ＲＡＭの内容をキャッシング
するキャッシュメモリを備え、命令語を小さな命令語に
デコードして処理する情報処理装置において、 前記小さな命令語を格納するＲＯＭと、 前記キャッシュメモリの各エントリに対応して、そのエ
ントリがデバッグ用の前記ＲＯＭの内容を保持している
かどうかの情報を保持するメモリ手段と、 該メモリ手段によって、前記キャッシュメモリの内容が
デバッグ用の前記ＲＯＭの内容であることが示された場
合、前記ＲＯＭの読出しデータを該キャッシュメモリの
読出しデータと差し替える選択手段と、 前記キャッシュメモリに前記ＲＡＭの内容を書き込む場
合に、前記メモリ手段により当該エントリには既にデバ
ッグ用のＲＯＭの内容が保持されていることが示された
場合には、該書込みを抑止する書込み制御手段とを設け
たことを特徴とする情報処理装置。 - 【請求項２】 ＲＡＭと該ＲＡＭの内容をキャッシング
するキャッシュメモリを備え、命令語を小さな命令語に
デコードして処理する情報処理装置において、 前記小さな命令語を格納するＲＯＭと、 前記キャッシュメモリのエントリがデバッグ用の前記Ｒ
ＯＭの内容を保持しているかどうかの情報を外部から書
き込むためのデバッグ情報書込レジスタと、 該デバッグ情報書込レジスタから書き込まれた前記情報
を前記キャッシュメモリのエントリ対応に保持するデバ
ッグ情報アレイと、 前記ＲＡＭの内容を前記キャッシュメモリに登録する場
合の書込指示を保持する命令書込制御レジスタと、 前記デバッグ情報書込レジスタの読出内容を保持するデ
バッグ情報読出レジスタと、 前記命令書込制御レジスタの出力と前記デバッグ情報読
出レジスタの出力の否定との論理積をとるアンドゲート
と、 該アンドゲートの出力が真であるときに前記小さな命令
語を前記キャッシュメモリに書き込む命令書込レジスタ
と、 前記キャッシュメモリが読み出されたときにヒットすれ
ば該キャッシュメモリの内容、ミスヒットすれば外部か
らの指示により前記ＲＯＭまたは前記ＲＡＭの内容をそ
れぞれ選択して受け入れ、外部に出力する命令レジスタ
とを有することを特徴とする情報処理装置。 - 【請求項３】 前記小さな命令語は、ＲＩＳＣ命令体系
における基本命令語であることを特徴とする請求項１ま
たは請求項２に記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182412A JP2002007154A (ja) | 2000-06-19 | 2000-06-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182412A JP2002007154A (ja) | 2000-06-19 | 2000-06-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002007154A true JP2002007154A (ja) | 2002-01-11 |
Family
ID=18683174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182412A Pending JP2002007154A (ja) | 2000-06-19 | 2000-06-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002007154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130058476A (ko) * | 2011-11-25 | 2013-06-04 | 엘지전자 주식회사 | 디지털 앨범을 제공하는 영상표시기기 및 사용자 인터페이스 방법 |
-
2000
- 2000-06-19 JP JP2000182412A patent/JP2002007154A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130058476A (ko) * | 2011-11-25 | 2013-06-04 | 엘지전자 주식회사 | 디지털 앨범을 제공하는 영상표시기기 및 사용자 인터페이스 방법 |
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