JPH01263830A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は命令の先取りを行う情報処理装置に関し、特に
、効果的に命令の先取りを実行するため、無条件に分岐
が行われ、かつ、分岐先が動的に変化しない命令につい
て分岐命令のアドレスと分岐先アドレスの対応を記録し
ておくことにより、このような分岐命令の処理を高速に
行う情報処理装置に関する。

〔従来の技術〕

一般に、情報処理装置では、命令コードの取り込み（命
令フェッチ）、命令コードの解読（命令デコード）、命
令実行という操作を各命令について行うことにより、プ
ログラムを実行している。

命令によっては、この他に、オペランド・アドレスの計
算、主記憶からのオペランドのアクセス（オペランド・
リード）や命令実行結果の主記憶への書き戻しくオペラ
ンド・ライト）という操作を必要とするものもある。

そのため、示す情報処理装置では、通常、主記憶制御部
、命令デコード部を備え、命令フェッチ、オペランド・
リード、オペランド・ライトを主記憶制御部で、また命
令デコード、オペランド・アドレスの計算を命令デコー
ド部で行っている。これらの操作は、情報処理装置内の
各部分で分担して処理されるため、連続する数命令につ
いてこれらの各操作をオーバーラツプさせて並列に行う
ことが可能である。この点に着目し、命令を高速に実行
するために、数命令分の操作を並列に処理するように制
御することが広く行われている。これをバイブライン制
御といい、このような制御をとっている情報処理装置を
パイプライン型情報処理装置と呼ぶ。

この種のパイプライン型情報処理装置で処理を高速に行
うためには、装置内の各部分が並列に動作する必要があ
る。そこで、分岐命令において、分岐先アドレスの計算
が終了するまで命令フェッチを行うことができない問題
を解決するため、情報処理装置内に分岐命令の存在する
アドレスと分岐先アドレスとの対を命令アドレス表およ
び分岐先アドレス表に記録しておく方法が用いられてい
る。

〔発明が解決しようとする課題〕

しかし、従来のものでは、処理の実行時間の点で、次の
ような難点がある。

すなわち、分岐命令の存在するアドレスと分岐先アドレ
スを対にして記録しておく方法において、従来の方法で
は、命令アドレス表に記録され°Ｃいる分岐命令につい
ても、プログラムのどの部分を実行しているのかを示す
命令アドレス・レジスタに値を設定するために分岐先ア
ドレスを計算しなければならず、分岐命令の実行時間を
更に短縮する妨げとなっていた。

本発明の目的は、分岐命令の実行時間を従来のものに比
し大幅に短縮５Ｊ能な情報処理装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明の情報処理装置は、 命令の先取りを行うため先取りする命令のアドレスを保
持する先取りアドレス・レジスタと、先取りアドレス・
レジスタに保持されたアドレスに１回のアクセスで主記
憶から取り込まれるデータ数を加え、次にアクセスすべ
きアドレスを計算するアドレス加算部と、 先取リアドレス・レジスタの示すアドレスから命令コー
ドを取り出す主記憶制御部と、主記憶制御により主記憶
から取り出された命令コードを保持する命令レジスタと
、 命令レジスタに保持されている命令のアドレスを保持す
る命令アドレス・レジスタと、命令レジスタに保持され
た命令コードをデコードする命令デコーダと、 命令デコーダにより命令レジスタに保持された命令が分
岐命令であると判定されたときには命令し・ジヌタに保
持されている命令コードと命令アドレス・レジスタに保
持されている命令のアドレスおよびその他の情報処理装
置内部に保持されている情報をもとに分岐先アドレスを
計算するアドレス計算部とを備え、 命令デコーダのデコード結果をもとに、分岐命令により
分岐した場合には、アドレス計算部から送られるアドレ
スを、これ以外の場合には、アドレス加算部から送られ
るアドレスを先取りアドレス・レジスタに設定し、命令
アドレス・レジスタにはアドレス計算部で計算されたア
ドレスを設定することにより分岐命令を実行する情報処
理装置において、 命令レジスタに保持された命令が無条件に分岐し、かつ
、分岐先が動的に変化しない分岐命令であることを認識
する無条件分岐命令認識部と、無条件分岐命令の存在す
る位置に関係するアドレスを保持する命令アドレス表と
、 命令アドレス表に対応して分岐先アトＩ／スを保持する
分岐先アドレス表と、 命令アドレス表と分岐先アドレス表への書き込みを制御
する書き込み制御部と、 命令ｌ／ジスタに対応させて命令レジスタに保持された
命令が命令アドレス表に存在するアドレスにより取り出
された命令であるかどうかを識別する命令レジスタ予測
有効ビットとを持たせ、命令アドレス・レジスタにおい
て分岐先のアドレスを保持するため、これを２系統にす
ることで、無条件分岐命令認識部により命令レジスタに
保持されている命令が無条件に分岐し、かつ、分岐先が
動的に変化しない分岐命令であると認識されたときに書
き込み制御部を起動し、命令アドレス・レジスタから出
力されるアドレスとアドレス計算部から出力される分岐
先アドレスの対を書き込み制御部の制御により書き込ん
でおき、さらに、先取りアドレス・レジスタに設定され
たアドレスにより命令アト１／ス表の検索を行い、この
アドレスが命令アドレス表に存在するときには、対応す
る分岐先アドレス表に記録された分岐先アドレスを別系
統の命令アト！／ス・レジスタおよび先取りアドレス・
レジスタに設定するとともに、命令コードに付属させて
命令レジスタ予測有効ビットの値を有効に設定すること
で、命令デコーダにおいて、命令レジスタ予測有効ビッ
トが有効である命令についてはめデコードを行わず、命
令アドレス・レジスタを別系統に切り換えることにより
、無条件に分岐し、かつ、分岐先が動的に変化しない分
岐命令を実行することを特徴としている。

〔作用〕

本発明による情報処理装置では、命令アドレス・レジス
タを複数系統にし、更に、無条件に分岐し、かつ、分岐
先が動的に変化しない分岐命令についてのみ、分岐命令
の存在するアト！／スと分岐先アドレスを対にして記録
しておく。命令アドレス表に存在する分岐命令を実行す
るときには、分岐先アドレス表に記録されたアドレスか
ら命令コードを取り込むのと同時に命令アドレス・レジ
スタの内、現在使用していない側のレジスタに分岐先ア
ドレスを設定する。このことにより、分岐命令実行時に
は、命令アドレス・レジスタを分岐先アドレスの設定さ
れた側に切り換える時間のみで分岐命令を実行する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例に係る情報処理装置の内部構
成を示す。

この装置は、第１図に示す如く、命令の先取りを行うた
め、先取りする命令のアドレスを保持する先取りアドレ
ス・レジスタ１０と、先取リアドレス・レジスタ１０の
示すアドレスにより、命令コードを主記憶５０から取り
出す主記憶制御部３０と、アドレス加算部２０と、命令
デコード部４０を有する。

先取りアドレス・レジスタ１０は先取りしている命令コ
ードの存在するアドレスを示すレジスタである。主記憶
制御部３０は主記憶５０のアクセスを行う部分である。

主記憶制御部３０の内部にメモリ管理機構やキャッシュ
・メモリを持つ情報処理装置も考えられる。命令デコー
ド部４０は命令のデコードとアドレス計算を行う部分で
あり、命令デコーダ４３、命令レジスタ４１、命令アド
レス・レジスタ４２、アドレス計算部４４の他、後述す
る無条件分岐命令認識部４３ａを内部に持つ。

命令レジスタ４１は、主記憶制御部３０により主記憶５
０から取り出された命令コードを保持するレジスタであ
り、命令レジスタ・レジスタ４２は、命令レジスタ４１
に保持されている命令のアドレスを保持するレジスタで
ある。

命令デコーダ４３は、命令レジスタ４１に保持された命
令コードをデコードするものである。

上記した命令レジスタ４１は、通常、複数命令骨の命令
コードを格納することが可能である。アドレス計算部４
４は、命令レジスタ４１に格納された命令コードや命令
アドレス・レジスタ４２に格納されたアドレスや情報処
理装置内のレジスタを用いてオペランド・アドレスを計
算する部分である。

すなわち、アドレス計算部４４は、命令デコーダ４３に
より命令レジスタ４１に保持された命令が分岐命令であ
ると判定されたときには、命令レジスタ４１に保持され
ている命令コードと命令アドレス・レジスタ４２に保持
されている命令のアドレスおよびその他の情報処理装置
内部に保持されている情報をもとに分岐先アドレスを計
算するためのものである。

また、アドレス加算部２０は、先取リアドレス・レジス
タ１０に保持されたアドレスに１回のアクセスで主記憶
５０から取り込まれるデータ数を加え、次にアクセスす
べきアドレスを計算するためのものである。

このように、第１図の装置では、命令の先取りを行うた
め、先取りする命令のアドレスを保持する先取りアドレ
ス・レジスタ１０、先取リアドレス・レジスタｌＯに保
持されたアドレスに１回のアクセスで主記憶５０から取
り込まれるデータ数を加え、次にアクセスすべきアドレ
スを計算するアドレス加算部２０、先取りアドレス・レ
ジスタ１０の示すアドレスから命令コードを主記憶５０
から取り出す主記憶制御部３０、主記憶制御部３０によ
り上記１１５０から取り出された命令コードを保持する
命令レジスタ４１、命令レジスタ４１に保持されている
命令のアドレスを保持する命令アドレス・レジスタ４２
、命令レジスタ４１に保持された命令コードをデコード
する命令デコーダ４３、命令デコーダ４３により命令レ
ジスタ４１に保持された命令が分岐命令であると判定さ
れたときには命令レジスタ４１に保持されている命令コ
ードと命令アドレス・レジスタ４２に保持されている命
令のアドレスおよびその他の情報処理装置内部に保持さ
れている情報をもとに分岐先アドレスを計算するアドレ
ス計算部４４を有し、命令デコーダ４３のデコード結果
をもとに、分岐命令により分岐した場合には、アドレス
計算部４４から送られるアドレスを、これ以外の場合に
は、アドレス加算部２０から送られるアドレスを先取リ
アドレス・レジスタ１０に設定し、命令アドレス・レジ
スタ４２にはアドレス計算部４４で計算されたアドレス
を設定することにより分岐命令を実行する情報処理装置
であり、かかる情報処理装置において、本実施例では、
更に、先に触れた無条件分岐命令認識部４３ａを命令デ
コード部４０に備える他、命令レジスタ予測有効ビット
４５を持ち、かつ、命令アドレス表６１、分岐先アドレ
ス表６２、書き込み制御部７０およびアドレス選択部８
０を備えている。

本実施例装置では、これらの各手段、すなわち、命令レ
ジスタ４１に保持された命令が無条件に分岐し、かつ、
分岐先が動的に変化しない分岐命令であることを認識す
る無条件分岐命令認識部４３ａ、無条件分岐命令の存在
する位置に関係するアドレスを保持する命令アドレス表
６１、命令アドレス表６１に対応して分岐先アドレスを
保持する分岐先アドレス表６２、命令アドレス表６１と
分岐先アドレス表６２への書き込みを制御する書き込み
制御部７０、命令レジスタ４１に対応させて命令レジス
タ４１に保持された命令が命令アドレス表６１に存在す
るアドレスにより取り出された命令であるかどうかを識
別する命令レジスタ予測有効ビット４５を持たせ、命令
アドレス・レジスタ４２において分岐先のアドレスを保
持するため、これを２系統にすることで、無条件分岐命
令認識部４３ａにより命令レジスタ４１に保持されてい
る命令が無条件に分岐し、かつ、分岐先が動的に変化し
ない分岐命令であると認識されたときに書き込み制御部
７０を起動し、命令アドレス・レジスタ４２から出力さ
れるアドレスとアドレス計算部４４から出力される分岐
先アドレスの対を書き込み制御部７０の制御により書き
込んでおき、さらに、先取りアドレス・レジスタ１ｏに
設定されたアドレスにより命令アドレス表６１の検索を
行い、このアドレスが命令アドレス表６１に存在すると
きには、対応する分岐先アドレス表６２に記録された分
岐先アドレスを別系統の命令アドレス・レジスタ４２お
よび先取りアドレス・レジスタ１０に設定するとともに
、命令コードに付属させて命令レジスタ予測有効ビット
４５の値を有効に設定することで、命令デコーダ４３に
おいて、命令レジスタ予測有効ビット４５が有効である
命令については命令デコードを行わず、命令アドレス・
レジスタ４２を別系統に切り換えることにより、無条件
に分岐し、かつ、分岐先が動的に変化しない分岐命令を
実行するようにする。

上述した各アドレス表に関しては、例えば、命令アドレ
ス表６１は連想メモリで構成され、これに格納されたす
べてのアドレスと先取りアドレス・レジスタ１０の内容
との比較を行う。この比較の結果、一致するアドレスが
なれば、このアドレスに対応する分岐先アドレスが有効
な値として分岐先アドレス表６２から出力される。−敗
するアドレスがない場合は、この表からの出力は無効と
なる。

この分岐先アドレス表６２は、通常のメモリにより構成
される。

以下、場合を分けて具体的に説明する。

まず、本実施例における情報処理装置で分岐命令以外の
命令を先取りする手順を示す。

先取リアドレス・レジスタ１０に格納さたアドレスによ
りその位置を指定される主記憶５０上の命令コードは、
主記憶制御部３０によって命令レジスタ４１に格納する
。この操作が終了すると、アドレス加算部２０は１１Ｖ
Ｅする命令のアドレスを計算し、アドレス選択部８０に
入力する。アドレス選択部８０では、通常命令の実行時
にはアドレス加算部２０からの出力を選択し、先取りア
ドレス・レジスタ１０に送る。先取りアドレス・レジス
タ１０では、アドレス選択部８０から送られるアドレス
を格納し、このアドレスから命令フェッチを行う。この
操作を繰り返し行うことにより、命令フェッチを行う。

この結果、先取りアドレス・レジスタ１０に格納された
アドレスは、命令フェッチを行っているアドレスを示す
ことになる。このときには、命令アドレス表６１からの
出力は無効であるため、命令Ｉ／レジスタ予測有効ビッ
ト５の内容は常に無効が設定される。命令デコード部４
０では、命令レジスタ４１に格納された命令コードをデ
コードする。

実行すべき命令が分岐命令の場合、アドレス計算部４４
により分岐先アドレスが計算され、アドレス選択部８０
に送られる。命令デコーダ４３により、実行すべき命令
が分岐命令であると認識されたときには、アドレス選択
部８０においてアドレス計算部４４から送られたアドレ
スを先取りアドレス・レジスタ１０に送ることで分岐が
行われる。

実行すべき命令が無条件に分岐し、かつ、分岐先が動的
に変化しない分岐命令のときには、以下の操作がなされ
る。

無条件分岐命令認識部４３ａは命令レジスタ４１を監視
しており、ここに格納された命令が無条件に分岐し、か
つ、分岐先が動的に変化しない分岐命令する命令のとき
には、無条件分岐命令認識部４３ａの出力を有効にする
。この操作により、書き込み制御部７０が起動され、命
令アドレス・レジスタ４２により示される分岐命令の命
令コード語の存在するアドレスとアドレス計算部４４に
より計算された分岐先アドレスの対が記録される。以上
の操作により、命令アドレス表６１と分岐先アドレス表
６２の内容が設定される。

次に、無条件に分岐し、かつ、分岐先が動的に変化しな
い分岐命令の内、−度実行されて、上に示した手順で命
令アドレス表６１と分岐先アドレス表６２に格納されて
いる命令を再び実行する際の手順を示す。この命令をこ
こでは、再実行無条件分岐命令と呼ぶ。先取リアドレス
・レジスタ１０に格納されたアドレスは、命令フェッチ
を行っているアドレスを示しており、これは常に命令ア
ドレス表６１に記録されたすべてのアドレスと比較され
ている。これを検索操作と呼び、先取りアドレス・レジ
スタ１０に格納されたアドレスと一致するアドレスが命
令アドレス表６１に存在するときには検索湿作が成功し
たものとする。再実行無条件分岐命令の先取りを行うと
、先取りアドレス・レジスタ１０に格納されたアドレス
による検索操作が成功するため、一致したアドレスに対
応する分岐先アドレスが分岐先アドレス表６２から有効
な値としぞ出力され、アドレス選択部８０および命令ア
ドレス・レジスタ４２に送られる。命令レジスタ４１は
２系統あるが、このときに使用していない側にこのアド
レスを格納しておく。アドレス選択部８０では、有効な
値として出力された分岐先アドレスを受は取ると、これ
を先取りアドレス・レジスタＩＯに送る。

また、主記憶制御部３０で先取りされた分岐命令の命令
コードに対応させて命令レジスタ予測有効ビット４５を
有効に設定される。主記憶制御部３０では、先取リアド
レス・レジスタに設定されたアドレスから命令フェッチ
を行うため、命令フェッチは分岐先から行われ、これ以
降は、上記分岐命令以外の命令を先取りする手順により
命令コードの先取りが行われる。

さて、主記憶５０のアクセスによる命令コードの先取り
時、先取リアドレス・レジスタ１０の内容が命令アドレ
ス表６１に存在するかどうかは命令レジスタ４１に付属
させた命令レジスタ予測有効ビット４５が設定される。

すなわち、命令レジスタ予測有効ビット４５は、命令ア
ドレス表６１に存在する分岐命令を先取りしたことを示
すことになる。命令デコーダ４３では、命令レジスタ予
測有効ビット４５が有効となっているときは命令デコー
ドや分岐先アドレスの計算を行わず、命令アドレス・レ
ジスタ４２を分岐先アドレスが格納された側に切り換え
ることにより分岐命令を実行する。

以上のようにして、命令アドレス・レジスタを複数系統
にし、さらに、無条件に分岐し、かつ、分岐先が動的に
変化しない分岐命令についてのみ、分岐命令の存在する
アドレスと分岐先アドレスを対にして記録しておくよう
にし、無条件に分岐し、かつ、分岐先か動的に変化しな
い分岐命令において、分岐先アドレスを計算することな
く分岐を行うようにすることができ、′分岐命令の処理
を高速に行わしめることが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、無条件に分岐し
、かつ、分岐先が動的に変化しない分岐命令において、
分岐先アドレスを計算することなく分岐を行うことがで
きるため、分岐命令の実行時間を大幅に短縮された情報
処理装置を構成することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図である。 ｌＯ・・・・・先取りアドレス・レジスタ２０・・・・
・アドレス加算部 ３０・・・・・主記憶制御部 ４０・・・・・命令デコード部 ４１・・・・・命令レジスタ ４２・・・・・命令アドレス・レジスタ４３・・・・・
命令デコーダ ４３ａ−Ｊ・・無条件分岐命令確認部 ４４・・・・・アドレス計算部 ４５・・・・・命令レジスタ予測有効ビ・７ト５０・・
・・・主記憶 ６１・・・・・命令アドレス表 ６２・・・・・分岐先アドレス表 ７０・・・・・書き込み制御部 ８０・・・・・アドレス選択部 代理人　弁理士　　岩　佐　　義　幸

Claims (1)

【特許請求の範囲】
1. （１）命令の先取りを行うため先取りする命令のアドレ
   スを保持する先取りアドレス・レジスタと、先取りアド
   レス・レジスタに保持されたアドレスに１回のアクセス
   で主記憶から取り込まれるデータ数を加え、次にアクセ
   スすべきアドレスを計算するアドレス加算部と、 先取りアドレス・レジスタの示すアドレスから命令コー
   ドを取り出す主記憶制御部と、 主記憶制御により主記憶から取り出された命令コードを
   保持する命令レジスタと、 命令レジスタに保持されている命令のアドレスを保持す
   る命令アドレス・レジスタと、 命令レジスタに保持された命令コードをデコードする命
   令デコーダと、 命令デコーダにより命令レジスタに保持された命令が分
   岐命令であると判定されたときには命令レジスタに保持
   されている命令コードと命令アドレス・レジスタに保持
   されている命令のアドレスおよびその他の情報処理装置
   内部に保持されている情報をもとに分岐先アドレスを計
   算するアドレス計算部とを備え、 命令デコーダのデコード結果をもとに、分岐命令により
   分岐した場合には、アドレス計算部から送られるアドレ
   スを、これ以外の場合には、アドレス加算部から送られ
   るアドレスを先取りアドレス・レジスタに設定し、命令
   アドレス・レジスタにはアドレス計算部で計算されたア
   ドレスを設定することにより分岐命令を実行する情報処
   理装置において、 命令レジスタに保持された命令が無条件に分岐し、かつ
   、分岐先が動的に変化しない分岐命令であることを認識
   する無条件分岐命令認識部と、無条件分岐命令の存在す
   る位置に関係するアドレスを保持する命令アドレス表と
   、 命令アドレス表に対応して分岐先アドレスを保持する分
   岐先アドレス表と、 命令アドレス表と分岐先アドレス表への書き込みを制御
   する書き込み制御部と、 命令レジスタに対応させて命令レジスタに保持された命
   令が命令アドレス表に存在するアドレスにより取り出さ
   れた命令であるかどうかを識別する命令レジスタ予測有
   効ビットとを持たせ、命令アドレス・レジスタにおいて
   分岐先のアドレスを保持するため、これを２系統にする
   ことで、無条件分岐命令認識部により命令レジスタに保
   持されている命令が無条件に分岐し、かつ、分岐先が動
   的に変化しない分岐命令であると認識されたときに書き
   込み制御部を起動し、命令アドレス・レジスタから出力
   されるアドレスとアドレス計算部から出力される分岐先
   アドレスの対を書き込み制御部の制御により書き込んで
   おき、さらに、先取りアドレス・レジスタに設定された
   アドレスにより命令アドレス表の検索を行い、このアド
   レスが命令アドレス表に存在するときには、対応する分
   岐先アドレス表に記録された分岐先アドレスを別系統の
   命令アドレス・レジスタおよび先取りアドレス・レジス
   タに設定するとともに、命令コードに付属させて命令レ
   ジスタ予測有効ビットの値を有効に設定することで、命
   令デコーダにおいて、命令レジスタ予測有効ビットが有
   効である命令についてはめデコードを行わず、命令アド
   レス・レジスタを別系統に切り換えることにより、無条
   件に分岐し、かつ、分岐先が動的に変化しない分岐命令
   を実行することを特徴とする情報処理装置。