JPH06301537A - 命令フェッチ回路 - Google Patents
命令フェッチ回路Info
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- JPH06301537A JPH06301537A JP5088970A JP8897093A JPH06301537A JP H06301537 A JPH06301537 A JP H06301537A JP 5088970 A JP5088970 A JP 5088970A JP 8897093 A JP8897093 A JP 8897093A JP H06301537 A JPH06301537 A JP H06301537A
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Abstract
(57)【要約】
【目的】高速データ処理装置の命令フェッチ回路に関
し、特に分岐予測方式のリカバリに関し、予測が外れた
ときのリカバリ時間の短縮を目的とする。 【構成】分岐命令キャッシュ２は各エントリ内に、分岐
命令部分21とその予測アドレス部分22の他に、非予測ア
ドレス部分23を設け、また非予測命令アドレスレジスタ
９を設け、フェッチした命令が分岐命令であるとき、そ
の命令と、分岐予測回路10の指定に基づく予測アドレス
と非予測アドレスとを分岐命令キャッシュ２に書込む。
命令のフェッチ時に、分岐命令キャッシュ２がヒットし
たとき、命令レジスタ６に分岐命令部分21をセットし、
命令アドレスレジスタ５に予測アドレス部分22をセット
し、非予測命令アドレスレジスタ９に非予測アドレス部
分23をセットし、予測が外れたとき、非予測命令アドレ
スレジスタ９の内容を命令アドレスレジスタ５にセット
して命令フェッチを行なうように構成する。
し、特に分岐予測方式のリカバリに関し、予測が外れた
ときのリカバリ時間の短縮を目的とする。 【構成】分岐命令キャッシュ２は各エントリ内に、分岐
命令部分21とその予測アドレス部分22の他に、非予測ア
ドレス部分23を設け、また非予測命令アドレスレジスタ
９を設け、フェッチした命令が分岐命令であるとき、そ
の命令と、分岐予測回路10の指定に基づく予測アドレス
と非予測アドレスとを分岐命令キャッシュ２に書込む。
命令のフェッチ時に、分岐命令キャッシュ２がヒットし
たとき、命令レジスタ６に分岐命令部分21をセットし、
命令アドレスレジスタ５に予測アドレス部分22をセット
し、非予測命令アドレスレジスタ９に非予測アドレス部
分23をセットし、予測が外れたとき、非予測命令アドレ
スレジスタ９の内容を命令アドレスレジスタ５にセット
して命令フェッチを行なうように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、高速データ処理装置の
命令フェッチ回路に関する。特に分岐予測方式のリカバ
リの高速化に関する。
命令フェッチ回路に関する。特に分岐予測方式のリカバ
リの高速化に関する。
【０００２】処理の高速化のために、命令の実行中に次
の命令のフェッチを行い、さらに分岐命令のときは高速
にするため分岐先の予測を行なって命令フェッチを行な
う分岐予測方式が行なわれるが、予測が外れたときはリ
カバリのための時間が多く必要になる。このリカバリ時
間の短縮が要求されている。
の命令のフェッチを行い、さらに分岐命令のときは高速
にするため分岐先の予測を行なって命令フェッチを行な
う分岐予測方式が行なわれるが、予測が外れたときはリ
カバリのための時間が多く必要になる。このリカバリ時
間の短縮が要求されている。
【０００３】
【従来の技術】一般に、高速データ処理装置において
は、主記憶とプロセサとの速度の違いを緩和するために
キャッシュメモリを備える。このキャッシュメモリは、
プロセサが命令フェッチ部と命令実行部に分かれて構成
され、それらが同時に並行して動作するような場合に
は、命令キャッシュとデータキャッシュとに分け、それ
ぞれを命令フェッチ部と命令実行部に置く。また、命令
キャッシュの特殊な構成法として、分岐命令だけを扱う
分岐命令キャッシュが知られている。
は、主記憶とプロセサとの速度の違いを緩和するために
キャッシュメモリを備える。このキャッシュメモリは、
プロセサが命令フェッチ部と命令実行部に分かれて構成
され、それらが同時に並行して動作するような場合に
は、命令キャッシュとデータキャッシュとに分け、それ
ぞれを命令フェッチ部と命令実行部に置く。また、命令
キャッシュの特殊な構成法として、分岐命令だけを扱う
分岐命令キャッシュが知られている。
【０００４】命令実行部で命令を実行している間に命令
フェッチ部は次の命令を先取りするが、分岐命令がある
と、一般に、その後の処理は実行を中止して、その分岐
命令が分岐するかしないか決定できるようになるまで待
つ。通常、分岐命令は命令コードのうち２〜３割を占め
るので性能に大きな影響がある。特に、複数の命令を並
列処理するスーパースカラ方式では性能は分岐命令の取
扱いに大きく依存する。
フェッチ部は次の命令を先取りするが、分岐命令がある
と、一般に、その後の処理は実行を中止して、その分岐
命令が分岐するかしないか決定できるようになるまで待
つ。通常、分岐命令は命令コードのうち２〜３割を占め
るので性能に大きな影響がある。特に、複数の命令を並
列処理するスーパースカラ方式では性能は分岐命令の取
扱いに大きく依存する。
【０００５】分岐命令に対する高速化手法として、分岐
予測方式がある。これは、分岐命令が処理される前に、
分岐方向、すなわち分岐命令の次に処理する命令のアド
レスを予測し、その後の命令を条件付で実行する（結果
を書き込む直前まで進める）という方法である。予測の
方法としては各種の公知例があるが、最も単純な方法
は、例えば以前に分岐したなら今度も分岐すると予測す
るものである。これはループのときは効果がある。この
ような、分岐予測を命令キャッシュに適用したのが、分
岐命令キャッシュである。
予測方式がある。これは、分岐命令が処理される前に、
分岐方向、すなわち分岐命令の次に処理する命令のアド
レスを予測し、その後の命令を条件付で実行する（結果
を書き込む直前まで進める）という方法である。予測の
方法としては各種の公知例があるが、最も単純な方法
は、例えば以前に分岐したなら今度も分岐すると予測す
るものである。これはループのときは効果がある。この
ような、分岐予測を命令キャッシュに適用したのが、分
岐命令キャッシュである。
【０００６】この従来の分岐命令キャッシュを用いた命
令フェッチ部を図４に示す。分岐命令キャッシュは、分
岐命令に限って保持する命令キャッシュであって、各エ
ントリ内に、命令アドレスをタグ情報とし、その命令ア
ドレスにある分岐命令、その分岐命令の予測アドレス
（分岐先アドレスあるいは分岐しないときのアドレス）
をもつ。通常のキャッシュの構成法と同じであって、タ
グ情報は命令アドレスの上位部分であり、命令アドレス
の下位部分でキャッシュのメモリアドレスを指定し、命
令アドレスの上位部分とタグ情報とを比較器４で比較
し、一致したときヒットとする。また、その命令語が複
数の単位命令より構成されるスーパースカラー方式であ
るときは、それら複数の単位命令の内のどれが分岐命令
であるかを示す分岐命令ポインタをもつ。前記のよう
に、例えば以前に分岐命令が分岐したならその後も分岐
すると予測して、分岐先のアドレスをエントリの予測ア
ドレス部分としてその分岐命令を分岐命令キャッシュに
入れる。その後、その分岐命令がフェッチされるとき分
岐命令キャッシュのタグ情報によりヒットすることが分
かれば、その分岐命令が読み出され、同時に予測アドレ
ス部分が命令アドレスレジスタＩＡＲに読み出される。
そしてその予測アドレスによって次の命令フェッチが行
なわれる。
令フェッチ部を図４に示す。分岐命令キャッシュは、分
岐命令に限って保持する命令キャッシュであって、各エ
ントリ内に、命令アドレスをタグ情報とし、その命令ア
ドレスにある分岐命令、その分岐命令の予測アドレス
（分岐先アドレスあるいは分岐しないときのアドレス）
をもつ。通常のキャッシュの構成法と同じであって、タ
グ情報は命令アドレスの上位部分であり、命令アドレス
の下位部分でキャッシュのメモリアドレスを指定し、命
令アドレスの上位部分とタグ情報とを比較器４で比較
し、一致したときヒットとする。また、その命令語が複
数の単位命令より構成されるスーパースカラー方式であ
るときは、それら複数の単位命令の内のどれが分岐命令
であるかを示す分岐命令ポインタをもつ。前記のよう
に、例えば以前に分岐命令が分岐したならその後も分岐
すると予測して、分岐先のアドレスをエントリの予測ア
ドレス部分としてその分岐命令を分岐命令キャッシュに
入れる。その後、その分岐命令がフェッチされるとき分
岐命令キャッシュのタグ情報によりヒットすることが分
かれば、その分岐命令が読み出され、同時に予測アドレ
ス部分が命令アドレスレジスタＩＡＲに読み出される。
そしてその予測アドレスによって次の命令フェッチが行
なわれる。
【０００７】命令フェッチ部は主に命令アドレスレジス
タ（ＩＡＲ）５、命令レジスタ（ＩＲ）６、命令キャッ
シュ１と分岐命令キャッシュ２およびアドレス計算器
７，８からなる。図４の例では、アドレス計算器７はシ
ーケンスアドレスを計算するもので命令アドレスレジス
タの値を＋１して更新する。アドレス計算器８は分岐命
令のとき分岐アドレスを計算するものであり、命令内の
オフセットアドレス値を命令アドレスレジスタ５の値に
加えることにより、分岐先アドレスを得る。命令により
直接分岐先アドレスを指定する方式ならば、このアドレ
ス計算器は必要ない。
タ（ＩＡＲ）５、命令レジスタ（ＩＲ）６、命令キャッ
シュ１と分岐命令キャッシュ２およびアドレス計算器
７，８からなる。図４の例では、アドレス計算器７はシ
ーケンスアドレスを計算するもので命令アドレスレジス
タの値を＋１して更新する。アドレス計算器８は分岐命
令のとき分岐アドレスを計算するものであり、命令内の
オフセットアドレス値を命令アドレスレジスタ５の値に
加えることにより、分岐先アドレスを得る。命令により
直接分岐先アドレスを指定する方式ならば、このアドレ
ス計算器は必要ない。
【０００８】命令キャッシュがヒットしない場合の主記
憶へのアクセスや命令キャッシュの入替え制御等を行な
う主記憶アクセス機構等は、公知の技術であり、ここで
は直接関係ないので説明の都合上命令キャッシュ１で代
表させて説明する。また、仮想記憶方式であればＴＬＢ
等のアドレス変換機構もあるが同様に省略する。
憶へのアクセスや命令キャッシュの入替え制御等を行な
う主記憶アクセス機構等は、公知の技術であり、ここで
は直接関係ないので説明の都合上命令キャッシュ１で代
表させて説明する。また、仮想記憶方式であればＴＬＢ
等のアドレス変換機構もあるが同様に省略する。
【０００９】命令アドレスレジスタ５から出力された命
令アドレスｂは、分岐命令キャッシュ２と命令キャッシ
ュ１の両方をアドレスする。分岐命令キャッシュ２がヒ
ットすると（分岐命令キャッシュ内に一致する命令アド
レスｂがあると）そのアドレスの命令Ｂ（分岐命令）と
次に処理すべき命令のアドレスｍ（予測アドレス）が出
力される。そして、その命令アドレスｍが命令アドレス
レジスタ５にセットされ、次サイクルでフェッチすべき
命令のアドレスとなる。一般に命令キャッシュと分岐命
令キャッシュは高速であり、命令キャッシュまたは分岐
命令キャッシュ内に次命令があるかぎり空きサイクルな
しで命令をフェッチすることができる。分岐予測が外れ
ることが分かった場合は、命令アドレスバックアップレ
ジスタ5bと、命令バックアップレジスタ6bとにバックア
ップしてあった値を使ってアドレス計算器７，８によ
り、再計算する。
令アドレスｂは、分岐命令キャッシュ２と命令キャッシ
ュ１の両方をアドレスする。分岐命令キャッシュ２がヒ
ットすると（分岐命令キャッシュ内に一致する命令アド
レスｂがあると）そのアドレスの命令Ｂ（分岐命令）と
次に処理すべき命令のアドレスｍ（予測アドレス）が出
力される。そして、その命令アドレスｍが命令アドレス
レジスタ５にセットされ、次サイクルでフェッチすべき
命令のアドレスとなる。一般に命令キャッシュと分岐命
令キャッシュは高速であり、命令キャッシュまたは分岐
命令キャッシュ内に次命令があるかぎり空きサイクルな
しで命令をフェッチすることができる。分岐予測が外れ
ることが分かった場合は、命令アドレスバックアップレ
ジスタ5bと、命令バックアップレジスタ6bとにバックア
ップしてあった値を使ってアドレス計算器７，８によ
り、再計算する。
【００１０】
【発明が解決しようとする課題】従って、分岐予測がヒ
ットすればよいが、予測が外れた場合、リカバリのため
にアドレス計算からやり直す必要があり、処理速度が低
下するという問題があった。
ットすればよいが、予測が外れた場合、リカバリのため
にアドレス計算からやり直す必要があり、処理速度が低
下するという問題があった。
【００１１】本発明は分岐予測が外れたときのリカバリ
を高速化した命令フェッチ回路を実現することを目的と
している。
を高速化した命令フェッチ回路を実現することを目的と
している。
【００１２】
【課題を解決するための手段】図１は本発明の実施例の
要部構成ブロック図である。命令アドレスをタグ情報20
とし、命令部分21と、その次に実行すべき命令のアドレ
スを指定する予測アドレス部分22とをエントリとして保
持する分岐命令キャッシュ２を備え、フェッチした命令
が分岐命令であるとき、その命令と、その命令が指定す
る分岐先アドレスとその命令の次の命令アドレス（シー
ケンスアドレス）との内、分岐予測回路10の指定する方
のアドレスを予測アドレスとして分岐命令キャッシュ２
に書込み、次に命令をフェッチするとき、分岐命令キャ
ッシュ２がヒットすれば、そのエントリの命令部分21を
命令レジスタ６に、予測アドレス部分22を命令アドレス
レジスタ５にセットするように構成した命令フェッチ回
路において、分岐命令キャッシュ２は、各エントリ内
に、分岐命令部分21とその予測アドレス部分22の他に、
非予測アドレス部分23を設け、非予測命令アドレスレジ
スタ９を設け、フェッチした命令が分岐命令であると
き、その命令と、分岐予測回路10の指定に基づく予測ア
ドレスと非予測アドレスとを分岐命令キャッシュ２に書
込み、命令のフェッチ時に、分岐命令キャッシュ２がヒ
ットしたとき、命令レジスタ６にヒットしたエントリの
分岐命令部分21をセットし、命令アドレスレジスタ５に
予測アドレス部分22をセットし、非予測命令アドレスレ
ジスタ９に非予測アドレス部分23をセットし、命令アド
レスレジスタ５の指定に従って命令フェッチを継続し、
分岐命令の条件判定の結果予測通りであれば、処理結果
を書き込む直前までそのまま進行し、予測が外れたと
き、非予測命令アドレスレジスタ９の内容を命令アドレ
スレジスタ５にセットして命令フェッチを行なうように
構成する。
要部構成ブロック図である。命令アドレスをタグ情報20
とし、命令部分21と、その次に実行すべき命令のアドレ
スを指定する予測アドレス部分22とをエントリとして保
持する分岐命令キャッシュ２を備え、フェッチした命令
が分岐命令であるとき、その命令と、その命令が指定す
る分岐先アドレスとその命令の次の命令アドレス（シー
ケンスアドレス）との内、分岐予測回路10の指定する方
のアドレスを予測アドレスとして分岐命令キャッシュ２
に書込み、次に命令をフェッチするとき、分岐命令キャ
ッシュ２がヒットすれば、そのエントリの命令部分21を
命令レジスタ６に、予測アドレス部分22を命令アドレス
レジスタ５にセットするように構成した命令フェッチ回
路において、分岐命令キャッシュ２は、各エントリ内
に、分岐命令部分21とその予測アドレス部分22の他に、
非予測アドレス部分23を設け、非予測命令アドレスレジ
スタ９を設け、フェッチした命令が分岐命令であると
き、その命令と、分岐予測回路10の指定に基づく予測ア
ドレスと非予測アドレスとを分岐命令キャッシュ２に書
込み、命令のフェッチ時に、分岐命令キャッシュ２がヒ
ットしたとき、命令レジスタ６にヒットしたエントリの
分岐命令部分21をセットし、命令アドレスレジスタ５に
予測アドレス部分22をセットし、非予測命令アドレスレ
ジスタ９に非予測アドレス部分23をセットし、命令アド
レスレジスタ５の指定に従って命令フェッチを継続し、
分岐命令の条件判定の結果予測通りであれば、処理結果
を書き込む直前までそのまま進行し、予測が外れたと
き、非予測命令アドレスレジスタ９の内容を命令アドレ
スレジスタ５にセットして命令フェッチを行なうように
構成する。
【００１３】請求項２の発明は、請求項１の発明に対し
て、分岐命令キャッシュ２のエントリを、分岐命令部分
と、その命令が指定する分岐先アドレス部分と、その命
令の次の命令アドレス部分と、分岐するかどうかを予測
する予測ビットとし、フェッチした命令が分岐命令であ
るとき、その命令と、その命令が指定する分岐先アドレ
スと、その命令の次の命令アドレス（シーケンスアドレ
ス）と、分岐予測回路の予測を示す予測ビットとを分岐
命令キャッシュ２に書込み、分岐命令キャッシュ２から
命令アドレスレジスタ５と非予測命令アドレスレジスタ
９にセットするとき、予測ビットに基づき、分岐先アド
レスか、次の命令アドレスかのいずれかを命令アドレス
レジスタ５に出力し、もう一つを非予測命令アドレスレ
ジスタ９に出力するように構成する。
て、分岐命令キャッシュ２のエントリを、分岐命令部分
と、その命令が指定する分岐先アドレス部分と、その命
令の次の命令アドレス部分と、分岐するかどうかを予測
する予測ビットとし、フェッチした命令が分岐命令であ
るとき、その命令と、その命令が指定する分岐先アドレ
スと、その命令の次の命令アドレス（シーケンスアドレ
ス）と、分岐予測回路の予測を示す予測ビットとを分岐
命令キャッシュ２に書込み、分岐命令キャッシュ２から
命令アドレスレジスタ５と非予測命令アドレスレジスタ
９にセットするとき、予測ビットに基づき、分岐先アド
レスか、次の命令アドレスかのいずれかを命令アドレス
レジスタ５に出力し、もう一つを非予測命令アドレスレ
ジスタ９に出力するように構成する。
【００１４】請求項３の発明は、請求項１の発明に対し
て、分岐命令キャッシュ２に、分岐命令に限らず全ての
種類の命令を保持し、命令が分岐命令でないとき、予測
アドレス部分22はシーケンスアドレスを指すように構成
する。
て、分岐命令キャッシュ２に、分岐命令に限らず全ての
種類の命令を保持し、命令が分岐命令でないとき、予測
アドレス部分22はシーケンスアドレスを指すように構成
する。
【００１５】請求項４の発明は、請求項１の発明に対し
て、分岐命令キャッシュ２が、分岐命令に限らず全ての
種類の命令を保持し、命令が分岐命令でないとき、予測
ビットはシーケンスアドレスを指すように構成する。
て、分岐命令キャッシュ２が、分岐命令に限らず全ての
種類の命令を保持し、命令が分岐命令でないとき、予測
ビットはシーケンスアドレスを指すように構成する。
【００１６】
【作用】請求項１の発明では、分岐命令キャッシュ内に
分岐命令の次に実行する可能性の高い命令のアドレスを
予測アドレスとして保持し、同時にもう一つの可能性の
あるアドレスを非予測アドレスとして保持している。分
岐命令キャッシュがヒットしたとき、予測アドレスを命
令アドレスレジスタ５にセットすると同時に非予測アド
レスを非予測命令アドレスレジスタ９にセットしてい
る。予測が外れたことが分かったとき、非予測命令アド
レスレジスタ９の内容を命令アドレスレジスタ５にセッ
トすることによりリカバリを速くすることができる。
分岐命令の次に実行する可能性の高い命令のアドレスを
予測アドレスとして保持し、同時にもう一つの可能性の
あるアドレスを非予測アドレスとして保持している。分
岐命令キャッシュがヒットしたとき、予測アドレスを命
令アドレスレジスタ５にセットすると同時に非予測アド
レスを非予測命令アドレスレジスタ９にセットしてい
る。予測が外れたことが分かったとき、非予測命令アド
レスレジスタ９の内容を命令アドレスレジスタ５にセッ
トすることによりリカバリを速くすることができる。
【００１７】請求項２の発明は、請求項１の発明が予測
アドレスを分岐命令キャッシュに書き込む時に決定して
いるのに対し、分岐先アドレスとシーケンスアドレスを
そのまま書き込み、予測ビットを付け加えておき、次の
命令フェッチのときにヒットすると読みだした分岐先ア
ドレスとシーケンスアドレスのどちらかを予測ビットに
基づいて命令アドレスレジスタ５にセットする。その効
果は請求項１の発明と同じである。
アドレスを分岐命令キャッシュに書き込む時に決定して
いるのに対し、分岐先アドレスとシーケンスアドレスを
そのまま書き込み、予測ビットを付け加えておき、次の
命令フェッチのときにヒットすると読みだした分岐先ア
ドレスとシーケンスアドレスのどちらかを予測ビットに
基づいて命令アドレスレジスタ５にセットする。その効
果は請求項１の発明と同じである。
【００１８】請求項３および４の発明は命令キャッシュ
と分岐命令キャッシュを一体にしたものである。
と分岐命令キャッシュを一体にしたものである。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の実施例の要部の構成ブロック図で
ある。命令キャッシュ１には、主記憶にアクセスして命
令をフェッチしたとき、その命令とともにその近傍の
（ブロックの）命令もストアされている。次に命令フェ
ッチをすると命令キャッシュ１からフェッチする。もし
その命令が分岐命令であれば、分岐命令キャッシュ２に
保存する。そのとき分岐命令キャッシュ書き込みレジス
タ３を通して分岐命令キャッシュ２にタグ情報としてそ
の分岐命令のアドレスｂ（の上位部分）20を、データと
して命令語21、予測アドレスｍ 22 、非予測アドレス
ｍ’23を保持する。予測アドレスｍ 22 として分岐命令
の分岐先が予測されたとすると、非予測アドレスｍ' 23
はシーケンスアドレス、すなわち、その分岐命令の次の
アドレスｂ＋１である。予測アドレスとしてシーケンス
アドレスが予測されたなら（つまり分岐しないと予
測）、この関係は逆になる。
する。図１は本発明の実施例の要部の構成ブロック図で
ある。命令キャッシュ１には、主記憶にアクセスして命
令をフェッチしたとき、その命令とともにその近傍の
（ブロックの）命令もストアされている。次に命令フェ
ッチをすると命令キャッシュ１からフェッチする。もし
その命令が分岐命令であれば、分岐命令キャッシュ２に
保存する。そのとき分岐命令キャッシュ書き込みレジス
タ３を通して分岐命令キャッシュ２にタグ情報としてそ
の分岐命令のアドレスｂ（の上位部分）20を、データと
して命令語21、予測アドレスｍ 22 、非予測アドレス
ｍ’23を保持する。予測アドレスｍ 22 として分岐命令
の分岐先が予測されたとすると、非予測アドレスｍ' 23
はシーケンスアドレス、すなわち、その分岐命令の次の
アドレスｂ＋１である。予測アドレスとしてシーケンス
アドレスが予測されたなら（つまり分岐しないと予
測）、この関係は逆になる。
【００２０】命令アドレスレジスタＩＡＲ５から出力さ
れた命令アドレスは従来例と同じように命令キャッシュ
１と分岐命令キャッシュ２とに入力される。分岐命令キ
ャッシュ２でヒットすれば、その命令アドレスのエント
リが選択され、命令と予測アドレスと非予測アドレスと
が出力される。予測アドレスは命令アドレスレジスタＩ
ＡＲ５に入れられ、次の命令アドレスになる。非予測ア
ドレスは非予測命令アドレスレジスタＮＩＲ９にラッチ
される。命令実行部は分岐命令後の命令を条件付で実行
する。そして、分岐予測が外れたとき、条件付で実行し
た命令とその実行結果をキャンセルし、正しい命令アド
レスをＩＡＲにラッチする必要がある。本発明では、非
予測命令アドレスレジスタＮＩＲ９にラッチされている
非予測アドレスを命令アドレスレジスタＩＡＲ５に転送
することによって、リカバリのための正しい命令アドレ
スを得ることができる。
れた命令アドレスは従来例と同じように命令キャッシュ
１と分岐命令キャッシュ２とに入力される。分岐命令キ
ャッシュ２でヒットすれば、その命令アドレスのエント
リが選択され、命令と予測アドレスと非予測アドレスと
が出力される。予測アドレスは命令アドレスレジスタＩ
ＡＲ５に入れられ、次の命令アドレスになる。非予測ア
ドレスは非予測命令アドレスレジスタＮＩＲ９にラッチ
される。命令実行部は分岐命令後の命令を条件付で実行
する。そして、分岐予測が外れたとき、条件付で実行し
た命令とその実行結果をキャンセルし、正しい命令アド
レスをＩＡＲにラッチする必要がある。本発明では、非
予測命令アドレスレジスタＮＩＲ９にラッチされている
非予測アドレスを命令アドレスレジスタＩＡＲ５に転送
することによって、リカバリのための正しい命令アドレ
スを得ることができる。
【００２１】図２は動作を説明するタイムチャートであ
る。命令キャッシュ１には、命令Ａ，（Ｂ），Ｃ，Ｍ，
Ｎがあり、分岐命令キャッシュ２には分岐命令Ｂがある
ものとする。それらの命令のアドレスは、ａ，ｂ，ｃ，
ｍ，ｎ，であり、ａ，ｂ，ｃおよびｍ，ｎは連続したア
ドレスとする。
る。命令キャッシュ１には、命令Ａ，（Ｂ），Ｃ，Ｍ，
Ｎがあり、分岐命令キャッシュ２には分岐命令Ｂがある
ものとする。それらの命令のアドレスは、ａ，ｂ，ｃ，
ｍ，ｎ，であり、ａ，ｂ，ｃおよびｍ，ｎは連続したア
ドレスとする。
【００２２】図２（Ａ）は予測通りの場合である。サイ
クル１で、命令アドレスレジスタ５が命令アドレスａを
指定すると、命令キャッシュ１から命令Ａが命令レジス
タＩＲにセットされる。ＩＡＲの入力にはシーケンスア
ドレスＳＡがマルチプレクサＭＵＸ5aにより選択され
る。従って次のサイクル２ではＩＡＲの内容は＋１さ
れ、ｂとなる。ここで、分岐命令キャッシュ２がヒット
し、これが分岐命令であることが分かるのでＩＡＲの入
力には予測アドレスＰＡが選択される。よって、サイク
ル３でＩＲには命令Ｂがセットされ、ＩＡＲには予測ア
ドレスｍがセットされ、非予測命令アドレスレジスタＮ
ＩＲに非予測アドレスｍ’＝ｂ＋１がセットされる。も
し分岐条件がすでに整っていて判断でき、予測通りであ
ったなら、ＩＡＲにあるアドレスｍにより命令フェッチ
を継続し、サイクル４で命令ＭがＩＲにセットされる。
クル１で、命令アドレスレジスタ５が命令アドレスａを
指定すると、命令キャッシュ１から命令Ａが命令レジス
タＩＲにセットされる。ＩＡＲの入力にはシーケンスア
ドレスＳＡがマルチプレクサＭＵＸ5aにより選択され
る。従って次のサイクル２ではＩＡＲの内容は＋１さ
れ、ｂとなる。ここで、分岐命令キャッシュ２がヒット
し、これが分岐命令であることが分かるのでＩＡＲの入
力には予測アドレスＰＡが選択される。よって、サイク
ル３でＩＲには命令Ｂがセットされ、ＩＡＲには予測ア
ドレスｍがセットされ、非予測命令アドレスレジスタＮ
ＩＲに非予測アドレスｍ’＝ｂ＋１がセットされる。も
し分岐条件がすでに整っていて判断でき、予測通りであ
ったなら、ＩＡＲにあるアドレスｍにより命令フェッチ
を継続し、サイクル４で命令ＭがＩＲにセットされる。
【００２３】図２（Ｂ）は予測が外れた場合を示す。サ
イクル３において予測が外れたことが検出されると、Ｉ
ＡＲの入力として非予測命令アドレスレジスタＮＩＲの
内容ＱＡが選択され、ＩＲへのセットは禁止される。サ
イクル４でアドレスｃをアクセスして、サイクル５で命
令ＣがＩＲにセットされる。
イクル３において予測が外れたことが検出されると、Ｉ
ＡＲの入力として非予測命令アドレスレジスタＮＩＲの
内容ＱＡが選択され、ＩＲへのセットは禁止される。サ
イクル４でアドレスｃをアクセスして、サイクル５で命
令ＣがＩＲにセットされる。
【００２４】図２（Ｃ）は同じ状況で、従来技術の場合
に予測が外れた場合を示す。なお、予測通りの場合は本
発明と同じである。サイクル３において予測が外れたこ
とを検出すると、図４に示す命令アドレスレジスタ５の
バックアップレジスタ５ｂと命令レジスタ６のバックア
ップレジスタ６ｂとに保持された元の命令アドレスと分
岐アドレスからシーケンスアドレス計算器７と分岐先ア
ドレス計算器８でアドレス計算をやり直す（サイクル
４）。サイクル５でその結果をＩＡＲにセットし、次の
サイクル６で命令Ｃをフェッチすることになる。
に予測が外れた場合を示す。なお、予測通りの場合は本
発明と同じである。サイクル３において予測が外れたこ
とを検出すると、図４に示す命令アドレスレジスタ５の
バックアップレジスタ５ｂと命令レジスタ６のバックア
ップレジスタ６ｂとに保持された元の命令アドレスと分
岐アドレスからシーケンスアドレス計算器７と分岐先ア
ドレス計算器８でアドレス計算をやり直す（サイクル
４）。サイクル５でその結果をＩＡＲにセットし、次の
サイクル６で命令Ｃをフェッチすることになる。
【００２５】従って従来技術では２サイクルの遅れが発
生するのに対し、本発明では１サイクルの遅れですむ。
なお、図２は分岐条件が最も早く判断できる場合であっ
て、状況によっては予測通りか否かが判定できるのが遅
れる場合がある。その場合は判定できるようになるまで
待たされる。
生するのに対し、本発明では１サイクルの遅れですむ。
なお、図２は分岐条件が最も早く判断できる場合であっ
て、状況によっては予測通りか否かが判定できるのが遅
れる場合がある。その場合は判定できるようになるまで
待たされる。
【００２６】分岐命令キャッシュ２は分岐命令だけを保
持するとして説明したが、分岐命令に限らず全ての種類
の命令を書き込み、予測アドレスにシーケンスアドレス
を書き込むようにしてもよい。このときは分岐予測機能
をもった命令キャッシュとして一体になったものと考え
られる。なお、この命令キャッシュを高速（小容量）命
令キャッシュとし、他に大容量の（低速）キャッシュを
もつ構成にしてもよい。
持するとして説明したが、分岐命令に限らず全ての種類
の命令を書き込み、予測アドレスにシーケンスアドレス
を書き込むようにしてもよい。このときは分岐予測機能
をもった命令キャッシュとして一体になったものと考え
られる。なお、この命令キャッシュを高速（小容量）命
令キャッシュとし、他に大容量の（低速）キャッシュを
もつ構成にしてもよい。
【００２７】図３にスーパスカラ方式等の複数の単位命
令からなる命令語の場合の実施例のブロック図を示す。
機能上同じ要素は図１と同じ符号をつけて示す。図１と
異なるのは、命令レジスタ６に対応して分岐命令キャッ
シュ２の命令部分が複数の単位命令21a 〜21n よりな
り、そのうちの分岐命令がどれであるかを示す分岐命令
ポインタ21p をもつことである。また分岐命令ポインタ
の指定により単位命令を選択して、分岐先アドレスをマ
ルチプレクサ6cによってアドレス計算器８へ入力してい
る。また、アドレス計算のための回路の時間遅れが大き
くなるので、分岐命令キャッシュ2 には分岐先アドレス
22j とシーケンスアドレス23s とをそのまま入れ、予測
回路による予測を予測ビット24として入れておく。
令からなる命令語の場合の実施例のブロック図を示す。
機能上同じ要素は図１と同じ符号をつけて示す。図１と
異なるのは、命令レジスタ６に対応して分岐命令キャッ
シュ２の命令部分が複数の単位命令21a 〜21n よりな
り、そのうちの分岐命令がどれであるかを示す分岐命令
ポインタ21p をもつことである。また分岐命令ポインタ
の指定により単位命令を選択して、分岐先アドレスをマ
ルチプレクサ6cによってアドレス計算器８へ入力してい
る。また、アドレス計算のための回路の時間遅れが大き
くなるので、分岐命令キャッシュ2 には分岐先アドレス
22j とシーケンスアドレス23s とをそのまま入れ、予測
回路による予測を予測ビット24として入れておく。
【００２８】次の命令フェッチ時にヒットしたとき、命
令アドレスレジスタ５および非予測命令アドレスレジス
タ９にセットするとき予測ビット24の指定に基づいてセ
ットする。この場合は、命令フェッチ回路全体のクリテ
ィカルパスの時間遅れを小さくすることができる。その
他の基本事項は図１の場合と同じである。
令アドレスレジスタ５および非予測命令アドレスレジス
タ９にセットするとき予測ビット24の指定に基づいてセ
ットする。この場合は、命令フェッチ回路全体のクリテ
ィカルパスの時間遅れを小さくすることができる。その
他の基本事項は図１の場合と同じである。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
分岐予測が外れたときのリカバリを高速化することがで
きる。
分岐予測が外れたときのリカバリを高速化することがで
きる。
【図１】本発明の実施例の要部の構成ブロック図であ
る。
る。
【図２】動作を説明するタイムチャートである。
【図３】複数の単位命令からなる命令語の場合の実施例
のブロック図である。
のブロック図である。
【図４】従来の分岐命令キャッシュの構成例を示す図で
ある。
ある。
１ 命令キャッシュ ２ 分岐命令キャッシュ ３ 分岐命令キャッシュの書き込みレジスタ ４ 比較器（分岐命令キャッシュのタグ比較回路） ５ 命令アドレスレジスタ ６ 命令レジスタ ７ シーケンスアドレス計算器 ８ 分岐先アドレス計算器 ９ 非予測命令アドレスレジスタ 10 予測回路 5a,6a,10a,10b マルチプレクサ 20 タグ情報（命令アドレスの上位） 21 命令部分 22 予測アドレス 23 非予測アドレス 21p 分岐命令ポインタ 21a 〜21n 単位命令 22j 分岐先アドレス 22s シーケンスアドレス 24 予測ビット 6c マルチプレクサ 5b 命令アドレスバックアップレジスタ 6b 命令バックアップレジスタ 7a，8a，8b マルチプレクサ
Claims (4)
- 【請求項１】 命令アドレスをタグ情報（20）とし、
命令部分（21）と、その次に実行すべき命令のアドレス
を指定する予測アドレス部分（22）とをエントリとして
保持する分岐命令キャッシュ（２）を備え、 フェッチした命令が分岐命令であるとき、その命令と、
その命令が指定する分岐先アドレスとその命令の次の命
令アドレスとの内、分岐予測回路（10）の指定する方の
アドレスを予測アドレスとして分岐命令キャッシュ
（２）に書込み、 次に命令をフェッチするとき、分岐命令キャッシュ
（２）がヒットすれば、そのエントリの命令部分（21）
を命令レジスタ（６）に、予測アドレス部分（22）を命
令アドレスレジスタ（５）にセットするように構成した
命令フェッチ回路において、 分岐命令キャッシュ（２）は、各エントリ内に、分岐命
令部分（21）とその予測アドレス部分（22）の他に、非
予測アドレス部分（23）を設け、 非予測命令アドレスレジスタ（９）を設け、 フェッチした命令が分岐命令であるとき、その命令と、
分岐予測回路（10）の指定に基づく予測アドレスと非予
測アドレスとを分岐命令キャッシュ（２）に書込み、 命令のフェッチ時に、分岐命令キャッシュ（２）がヒッ
トしたとき、命令レジスタ（６）にヒットしたエントリ
の分岐命令部分（21）をセットし、命令アドレスレジス
タ（５）に予測アドレス部分（22）をセットし、非予測
命令アドレスレジスタ（９）に非予測アドレス部分（2
3）をセットし、命令アドレスレジスタ（５）の指定に
従って命令フェッチを継続し、 分岐命令の条件判定の結果予測通りであれば、処理結果
を書き込む直前までそのまま進行し、予測が外れたと
き、非予測命令アドレスレジスタ（９）の内容を命令ア
ドレスレジスタ（５）にセットして命令フェッチを行な
うように構成したことを特徴とする命令フェッチ回路。 - 【請求項２】 分岐命令キャッシュ（２）のエントリ
を、分岐命令部分と、 その命令が指定する分岐先アドレス部分と、その命令の
次の命令アドレス部分と、分岐するかどうかを予測する
予測ビットとし、 フェッチした命令が分岐命令であるとき、その命令と、
その命令が指定する分岐先アドレスと、その命令の次の
命令アドレスと、分岐予測回路の予測を示す予測ビット
とを分岐命令キャッシュ（２）に書込み、 分岐命令キャッシュ（２）から命令アドレスレジスタ
（５）と非予測命令アドレスレジスタ（９）にセットす
るとき、予測ビットに基づき、分岐先アドレスか、次の
命令アドレスかのいずれかを命令アドレスレジスタ
（５）に出力し、もう一つを非予測命令アドレスレジス
タ（９）に出力することを特徴とする請求項１に記載の
命令フェッチ回路。 - 【請求項３】 分岐命令キャッシュ（２）に、分岐命令
に限らず全ての種類の命令を保持し、命令が分岐命令で
ないとき、予測アドレス部分（22）は次の命令アドレス
を指すことを特徴とする請求項１に記載の命令フェッチ
回路。 - 【請求項４】 分岐命令キャッシュ（２）が、分岐命令
に限らず全ての種類の命令を保持し、命令が分岐命令で
ないとき、予測ビットはシーケンスアドレスを指すこと
を特徴とする請求項２に記載の命令フェッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088970A JPH06301537A (ja) | 1993-04-16 | 1993-04-16 | 命令フェッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088970A JPH06301537A (ja) | 1993-04-16 | 1993-04-16 | 命令フェッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301537A true JPH06301537A (ja) | 1994-10-28 |
Family
ID=13957676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088970A Withdrawn JPH06301537A (ja) | 1993-04-16 | 1993-04-16 | 命令フェッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301537A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411402B1 (ko) * | 1995-01-26 | 2004-03-20 | 선 마이크로시스템즈 인코퍼레이티드 | 파이프라인방식의프로세서에서잘못예측된분기로부터의복원방법및장치 |
| JP2007207240A (ja) * | 2006-02-03 | 2007-08-16 | Internatl Business Mach Corp <Ibm> | データ・ラインのための自己プリフェッチｌ２キャッシュ機構 |
| US8756404B2 (en) | 2006-12-11 | 2014-06-17 | International Business Machines Corporation | Cascaded delayed float/vector execution pipeline |
-
1993
- 1993-04-16 JP JP5088970A patent/JPH06301537A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411402B1 (ko) * | 1995-01-26 | 2004-03-20 | 선 마이크로시스템즈 인코퍼레이티드 | 파이프라인방식의프로세서에서잘못예측된분기로부터의복원방법및장치 |
| JP2007207240A (ja) * | 2006-02-03 | 2007-08-16 | Internatl Business Mach Corp <Ibm> | データ・ラインのための自己プリフェッチｌ２キャッシュ機構 |
| US8756404B2 (en) | 2006-12-11 | 2014-06-17 | International Business Machines Corporation | Cascaded delayed float/vector execution pipeline |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |