JPH04242431A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04242431A JPH04242431A JP1579791A JP1579791A JPH04242431A JP H04242431 A JPH04242431 A JP H04242431A JP 1579791 A JP1579791 A JP 1579791A JP 1579791 A JP1579791 A JP 1579791A JP H04242431 A JPH04242431 A JP H04242431A
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- JP
- Japan
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- address
- branch
- circuit
- write
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は情報処理装置に関し、特に分岐予
測を行う情報処理装置に関する。
測を行う情報処理装置に関する。
【０００２】
【従来技術】従来、この種の分岐予測を行う情報処理装
置では、後続の命令を取出したときにキャッシュ回路の
ヒットコンパートメントによりリーストリセントリユー
ズド（以下ＬＲＵ）メモリを更新していた。
置では、後続の命令を取出したときにキャッシュ回路の
ヒットコンパートメントによりリーストリセントリユー
ズド（以下ＬＲＵ）メモリを更新していた。
【０００３】このように分岐命令で予測した後続の命令
語を先行制御するため、ＬＲＵメモリ内に後続命令によ
り索引されたキャッシュ回路コンパートメントが一番最
初にアクセスされたという情報が書込まれる。そのため
に、予測に失敗して分岐命令の後続の命令語が予測した
命令語と異なる場合、予測した命令語の先行制御の結果
はキャンセルされる。しかし、予測した命令語をアクセ
スしたという履歴はＬＲＵメモリに残るため、キャッシ
ュの使用効率が悪くなるという欠点がある。
語を先行制御するため、ＬＲＵメモリ内に後続命令によ
り索引されたキャッシュ回路コンパートメントが一番最
初にアクセスされたという情報が書込まれる。そのため
に、予測に失敗して分岐命令の後続の命令語が予測した
命令語と異なる場合、予測した命令語の先行制御の結果
はキャンセルされる。しかし、予測した命令語をアクセ
スしたという履歴はＬＲＵメモリに残るため、キャッシ
ュの使用効率が悪くなるという欠点がある。
【０００４】
【発明の目的】本発明の目的は、分岐予測失敗時におけ
るＬＲＵメモリの効率的使用を図ることが可能な情報処
理装置を提供することである。
るＬＲＵメモリの効率的使用を図ることが可能な情報処
理装置を提供することである。
【０００５】
【発明の構成】本発明による情報処理装置は、２つ以上
のコンパートメントからなるキャッシュ記憶手段と、こ
のキャッシュ記憶手段への索引時内容を更新するリース
トリセントリユーズドメモリ手段と、分岐命令の分岐判
定結果を予測された前記分岐命令の後続命令の取出しの
際前記リーストリセントリユーズドメモリ手段の更新ア
ドレス及び更新以前の記憶内容を保持するバッファ手段
と、前記分岐命令の分岐判定結果の予測が失敗している
ことを示す信号により前記バッファ手段からの更新アド
レスで示される前記リーストリセントリユーズドメモリ
手段の記憶位置に前記更新以前の記憶内容を書戻す書戻
し制御手段とを含むことを特徴とする。
のコンパートメントからなるキャッシュ記憶手段と、こ
のキャッシュ記憶手段への索引時内容を更新するリース
トリセントリユーズドメモリ手段と、分岐命令の分岐判
定結果を予測された前記分岐命令の後続命令の取出しの
際前記リーストリセントリユーズドメモリ手段の更新ア
ドレス及び更新以前の記憶内容を保持するバッファ手段
と、前記分岐命令の分岐判定結果の予測が失敗している
ことを示す信号により前記バッファ手段からの更新アド
レスで示される前記リーストリセントリユーズドメモリ
手段の記憶位置に前記更新以前の記憶内容を書戻す書戻
し制御手段とを含むことを特徴とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００７】図１を参照すると、本発明の一実施例にお
けるアドレスレジスタ１は、キャッシュ回路４に対する
読出アドレスを保持する。書戻し制御回路２はアドレス
バッファ１２及びデータバッファ１３に対する書戻しを
制御する。
けるアドレスレジスタ１は、キャッシュ回路４に対する
読出アドレスを保持する。書戻し制御回路２はアドレス
バッファ１２及びデータバッファ１３に対する書戻しを
制御する。
【０００８】キャッシュ回路４は複数のコンパートメン
トを有する。デコーダ回路３はキャッシュ回路４でのヒ
ットコンパートメントによりＬＲＵ更新データを作成す
るものである。
トを有する。デコーダ回路３はキャッシュ回路４でのヒ
ットコンパートメントによりＬＲＵ更新データを作成す
るものである。
【０００９】選択回路５は書戻し制御回路２からの選択
指示信号１１２ によりアドレスレジスタ１からのキャ
ッシュリードアドレス１００ とアドレスバッファ１２
からの書戻しアドレス１１４ とのどちらか一方を選択
する。選択回路６は、デコード回路３からのデコード出
力１０２ とデータバッファ１３からの書戻しデー１１
５ のどちらか一方を選択指示信号１１２により選択す
る。
指示信号１１２ によりアドレスレジスタ１からのキャ
ッシュリードアドレス１００ とアドレスバッファ１２
からの書戻しアドレス１１４ とのどちらか一方を選択
する。選択回路６は、デコード回路３からのデコード出
力１０２ とデータバッファ１３からの書戻しデー１１
５ のどちらか一方を選択指示信号１１２により選択す
る。
【００１０】書込みアドレスレジスタ７は選択回路５で
選択された選択アドレス１０３ を格納する。書込みデ
ータアドレスレジスタ８は選択回路６で選択されたで選
択データ１０４ を格納する。ＬＲＵメモリ１０は、書
込みアドレスレジスタ７からのＬＲＵ更新アドレス１０
５ で示される記憶装置に、キャッシュ回路４のヒット
コンパートメントの履歴を示すＬＲＵ更新データ１０６
を記憶する。
選択された選択アドレス１０３ を格納する。書込みデ
ータアドレスレジスタ８は選択回路６で選択されたで選
択データ１０４ を格納する。ＬＲＵメモリ１０は、書
込みアドレスレジスタ７からのＬＲＵ更新アドレス１０
５ で示される記憶装置に、キャッシュ回路４のヒット
コンパートメントの履歴を示すＬＲＵ更新データ１０６
を記憶する。
【００１１】アドレスバッファ１２は、書込みアドレス
レジスタ７からのＬＲＵ更新アドレスを、書戻し制御回
路２からのバッファアドレス１１３ の示す位置に格納
する。データバッファ１３は、ＬＲＵメモリ１０からの
ＬＲＵ更新前データ１０７ を、回路２からのバッファ
アドレス１１３ の示す位置に格納する。
レジスタ７からのＬＲＵ更新アドレスを、書戻し制御回
路２からのバッファアドレス１１３ の示す位置に格納
する。データバッファ１３は、ＬＲＵメモリ１０からの
ＬＲＵ更新前データ１０７ を、回路２からのバッファ
アドレス１１３ の示す位置に格納する。
【００１２】この他、本発明の一実施例は、命令の先行
制御を行う先行制御回路９、命令の演算処理を実行する
演算回路１１、この演算回路１１での演算結果により分
岐予測を行う分岐予測判定回路１４、及び分岐判定を予
測する分岐予測回路１５を含む。
制御を行う先行制御回路９、命令の演算処理を実行する
演算回路１１、この演算回路１１での演算結果により分
岐予測を行う分岐予測判定回路１４、及び分岐判定を予
測する分岐予測回路１５を含む。
【００１３】次に本発明の一実施例の動作について図面
を参照して詳細に説明する。図１を参照すると、分岐命
令がキャッシュ回路４から取出され先行制御回路９で先
行制御が行われる。これとともにキャッシュ回路４から
のキャッシュリードデータ１０８ により、分岐予測回
路１５は分岐を予測し、予測アドレス１１６ をアドレ
スレジスタ１に格納する。アドレスレジスタ１からのア
ドレス１００ 、すなわち分岐予測アドレスにより、予
測された後続の命令１０８ がキャッシュ回路４から取
出され、先行制御回路９に与えられる。
を参照して詳細に説明する。図１を参照すると、分岐命
令がキャッシュ回路４から取出され先行制御回路９で先
行制御が行われる。これとともにキャッシュ回路４から
のキャッシュリードデータ１０８ により、分岐予測回
路１５は分岐を予測し、予測アドレス１１６ をアドレ
スレジスタ１に格納する。アドレスレジスタ１からのア
ドレス１００ 、すなわち分岐予測アドレスにより、予
測された後続の命令１０８ がキャッシュ回路４から取
出され、先行制御回路９に与えられる。
【００１４】分岐予測での後続命令取出し動作に伴うＬ
ＲＵメモリ更新時にＬＲＵメモリ１０の更新アドレス１
０５ 及び更新以前のＬＲＵメモリ１０のデータ１０７
がアドレスバッファ１２及びデータバッファ１３に書
込まれる。この分岐命令は先行制御回路９からの先行演
算結果１０９ で演算回路１１において演算処理が実行
される。
ＲＵメモリ更新時にＬＲＵメモリ１０の更新アドレス１
０５ 及び更新以前のＬＲＵメモリ１０のデータ１０７
がアドレスバッファ１２及びデータバッファ１３に書
込まれる。この分岐命令は先行制御回路９からの先行演
算結果１０９ で演算回路１１において演算処理が実行
される。
【００１５】分岐判定回路１４は、演算結果１１０ に
基づいて予測した後続命令の予測が正しいか否かを判定
する。分岐判定回路１４からの分岐判定結果１１１ が
分岐予測の失敗を示す場合、この分岐判定結果１１１
に応答して、書戻し制御回路２は、選択回路５で書戻し
アドレス１１４ を選択するとともに、選択回路６で書
戻しデータ１１５ を選択するよう選択指示信号１１２
を発生する。
基づいて予測した後続命令の予測が正しいか否かを判定
する。分岐判定回路１４からの分岐判定結果１１１ が
分岐予測の失敗を示す場合、この分岐判定結果１１１
に応答して、書戻し制御回路２は、選択回路５で書戻し
アドレス１１４ を選択するとともに、選択回路６で書
戻しデータ１１５ を選択するよう選択指示信号１１２
を発生する。
【００１６】この信号１１２ により選択回路５で選択
されたアドレスはＬＲＵメモリ１０に与えられる。この
アドレスで指示れたＬＲＵメモリ１０の格納位置に選択
回路６で選択された書戻しデータが格納される。
されたアドレスはＬＲＵメモリ１０に与えられる。この
アドレスで指示れたＬＲＵメモリ１０の格納位置に選択
回路６で選択された書戻しデータが格納される。
【００１７】また、分岐判定回路１４からの分岐判定結
果１１１ が分岐予測の成功を示す場合、書戻し制御回
路２はアドレスバッファ１２及びデータバッファ１３に
与えられるバッファアドレス１１３ をクリアする。
果１１１ が分岐予測の成功を示す場合、書戻し制御回
路２はアドレスバッファ１２及びデータバッファ１３に
与えられるバッファアドレス１１３ をクリアする。
【００１８】
【発明の効果】以上説明したように本発明の情報処理装
置は、分岐予測失敗の結果でＬＲＵメモリの内容を書戻
すことによりアクセス結果を無効にした次回のキャッシ
ュのブロック吐出し時のコンパートメント利用の効率化
が実現できる。
置は、分岐予測失敗の結果でＬＲＵメモリの内容を書戻
すことによりアクセス結果を無効にした次回のキャッシ
ュのブロック吐出し時のコンパートメント利用の効率化
が実現できる。
【図１】本発明の一実施例の構成を示す図である。
１ アドレスレジスタ
２ 書戻し制御回路
３ デコード回路
４ キャッシュ回路
５ アドレス選択回路
６ データ選択回路
７ 更新アドレスレジスタ
８ 更新データレジスタ
９ 先行制御回路
１０ ＬＲＵメモリ
１１ 演算回路
１２ アドレスバッファ
１３ データバッファ
１４ 分岐判定回路
１５ 分岐予測回路
Claims (1)
- 【請求項１】 ２つ以上のコンパートメントからなる
キャッシュ記憶手段と、このキャッシュ記憶手段への索
引時内容を更新するリーストリセントリユーズドメモリ
手段と、分岐命令の分岐判定結果を予測された前記分岐
命令の後続命令の取出しの際前記リーストリセントリユ
ーズドメモリ手段の更新アドレス及び更新以前の記憶内
容を保持するバッファ手段と、前記分岐命令の分岐判定
結果の予測が失敗していることを示す信号により前記バ
ッファ手段からの更新アドレスで示される前記リースト
リセントリユーズドメモリ手段の記憶位置に前記更新以
前の記憶内容を書戻す書戻し制御手段とを含むことを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1579791A JPH04242431A (ja) | 1991-01-16 | 1991-01-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1579791A JPH04242431A (ja) | 1991-01-16 | 1991-01-16 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242431A true JPH04242431A (ja) | 1992-08-31 |
Family
ID=11898834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1579791A Pending JPH04242431A (ja) | 1991-01-16 | 1991-01-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04242431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938150B2 (en) | 2001-01-10 | 2005-08-30 | Nec Corporation | Processor for managing latest speculation states and efficiently reusing reorder buffer entries |
-
1991
- 1991-01-16 JP JP1579791A patent/JPH04242431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938150B2 (en) | 2001-01-10 | 2005-08-30 | Nec Corporation | Processor for managing latest speculation states and efficiently reusing reorder buffer entries |
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