JPH08221324A - キャッシュメモリへのアクセス - Google Patents

キャッシュメモリへのアクセス

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JPH08221324A
JPH08221324A JP7333635A JP33363595A JPH08221324A JP H08221324 A JPH08221324 A JP H08221324A JP 7333635 A JP7333635 A JP 7333635A JP 33363595 A JP33363595 A JP 33363595A JP H08221324 A JPH08221324 A JP H08221324A
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

(57)【要約】 【課題】 キャッシュメモリのアクセス時間を短くし、
同時に電力消費を小さくするキャッシュメモリを提供す
る。 【解決手段】 必要なデータ項目のアドレスとタグメモ
リ部分（１４０）内に記憶しているアドレスデータとを
比較し、一致していれば必要なデータ項目が対応するデ
ータメモリ部分（１６０）内に記憶されていることを示
すキャッシュメモリ。 （１） 第１モードでは、データメモリ部分（１６０）
と対応するタグメモリ部分（１４０）のアドレスが一致
することを確認すると、必要なデータ語を記憶している
データメモリ部分（１６０）の１つだけを動作可能に
し、（２） 第２モードでは、必要なアドレスとタグメ
モリ部分（１４０）に記憶されたアドレスとの比較と同
時に２つ以上のデータメモリ部分（１６０）を動作可能
にし、アドレスの一致を用いてデータメモリ部分（１６
０）の１つの出力を選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はキャッシュメモリ
へのアクセスに関する。
【０００２】
【従来の技術】データ処理システムの中央処理装置（Ｃ
ＰＵ）の性能を向上させるのにキャッシュメモリが用い
られている。キャッシュメモリは比較的小型で高速のラ
ンダムアクセスメモリ（ＲＡＭ）で、ＣＰＵが頻繁に必
要とするデータを記憶（格納）するのに用いる。一般に
キャッシュメモリにはＣＰＵから直接アクセスし（たと
えば外部のメモリ管理装置（ＭＭＵ）を経由せず）、物
理的にＣＰＵの近くに設けてＣＰＵとキャッシュメモリ
の間の信号伝播時間を小さくする。したがって、キャッ
シュメモリとのデータの授受は非常に高速で行われる。
【０００３】キャッシュメモリが記憶できるデータはデ
ータ処理装置が処理するデータのほんの一部なので、あ
るデータをキャッシュメモリから読むか、（より遅い）
システムメモリから読むかをＣＰＵは知る必要がある。
したがって、従来のキャッシュメモリの設計には、タグ
メモリと、関連するデータメモリを備えるようにしたも
のがある。タグメモリは、キャッシュメモリに現在記憶
しているデータの項目に関するシステムアドレスを記憶
するのに用いる。あるデータ項目にＣＰＵがアクセスす
るときは、そのデータ項目に関するシステムアドレスと
タグメモリ内のアドレスとを比較する。現在のデータ項
目のアドレスとタグメモリ内のアドレスとが一致した場
合は、ＣＰＵはデータメモリ内のそのデータ項目にアク
セスすることができる。
【０００４】従来の設計の中には、タグメモリとデータ
メモリをいくつかの部分に分割し、各データメモリ部分
とタグメモリ部分を対応させる方式のものがある。各タ
グメモリ部分は、対応するデータメモリ部分内に現在保
持されているデータ項目に関係するシステムアドレスを
記憶する。このような設計では、あるデータ項目にＣＰ
Ｕがアクセスする場合、そのデータ項目に関連するシス
テムアドレスと各タグアドレス部分内のアドレスとを比
較する。一致するものがある場合は、一致したアドレス
を持つタグメモリ部分は対応するデータメモリ部分を起
動し（動作可能すなわちエネイブルにし）、そのデータ
項目の内容を読み出す。他のデータメモリ部分は動作可
能にしない。
【０００５】
【発明が解決しようとする課題】このような多重部分方
式すなわち「アソシアティブ（associative ）」キャッ
シュ方式を用いると、キャッシュ「不在（miss）」（す
なわち、必要なデータ項目がキャッシュ内にない）の可
能性が小さくなる。また読出し動作中は必要なデータメ
モリ部分だけに電力を供給するので、電力消費も少な
い。しかしこの方式では、キャッシュにアクセスする度
に、タグメモリの比較を完了してからデータメモリの読
出し動作を始めるという２段階動作を行うので好ましく
ない。この発明の目的は、電力消費もキャッシュメモリ
のアクセス時間も共に向上させることである。
【０００６】
【課題を解決するための手段】この発明が提供するキャ
ッシュメモリは、それぞれ１つ以上のデータ語を記憶
し、記憶しているデータ語をエネイブル信号に応答して
出力する、複数のデータメモリ部分と、それぞれ別個の
データメモリ部分に対応し、前記対応するデータメモリ
部分内に記憶している各データ語のメモリアドレスを表
すアドレス情報を記憶する、複数のタグメモリ部分と、
必要なデータ語のメモリアドレスとタグメモリ部分内に
記憶しているアドレス情報とを比較する比較手段であっ
て、前記必要なデータ語を前記データメモリ部分の中に
記憶しているかどうかを表す信号で、記憶している場合
は、必要なデータ語を記憶しているデータメモリ部分を
識別する、一致信号を生成する比較手段、を備え、前記
キャッシュメモリは、少なくとも第１モードと第２モー
ドで選択的に動作し、（１） 第１モードでは、一致信
号に応答して必要なデータ語を記憶しているデータメモ
リ部分の１つだけを動作可能にし、（２） 第２モード
では、比較手段の動作と実質的に同時に２つ以上のデー
タメモリ部分を動作可能にし、一致信号を用いてデータ
メモリ部分の１つの出力を選択する。
【０００７】この発明は、タグメモリの比較動作とデー
タメモリの読出し動作を並行して行い、次にタグメモリ
出力を用いてデータメモリ部分の中の該当するデータを
選択して読み出すので、迅速なアクセスができる。この
ようにして動作を２段階から１段階に減らすことによ
り、アクセス時間はほぼ半分になる。
【０００８】しかしこの発明を用いてこのようにアクセ
ス時間を向上させると、キャッシュメモリの電力消費が
大幅に増加するという犠牲を払う。たとえば４部分から
成るキャッシュメモリでは、読出し動作を行う度にデー
タメモリ部分をすべてに電力を供給すると電力消費は約
３．５倍になる。
【０００９】この明らかに矛盾する要求に対処するた
め、この発明は直列（２段階）モードと並列（１段階）
モードを選択して動作させるキャッシュメモリを提供す
る。並列アクセスはアクセス時間が厳しいときに用い、
ゆっくりした直列アクセスは、たとえばいくつかの必要
なデータ項目が待機状態ですでにバッファされている
（たとえば、プリフェッチ装置内にデータ処理命令がバ
ッファされている）ような場合に用いる。
【００１０】当業者に周知のように、「語」という用語
は、たとえば３２ビット語というようないろいろの長さ
のビットのディジタルデータを指す。各データメモリ部
分はデータ語の配列を記憶する。配列内の各データ語の
位置はそのデータ語のメモリアドレスの中の選択された
ビットにより決定するとよい。
【００１１】一致信号を用いて必要なデータメモリ部分
の出力を選択するために、キャッシュメモリは各データ
メモリ部分からのデータ出力を受けるマルチプレクサを
備え、このマルチプレクサは一致信号に応答してデータ
メモリ部分の中の１つの出力を選択することが望まし
い。第１モードか第２モードかを選択するには、論理手
段を用いて、第１モード動作では一致信号を別々のエネ
イブル信号としてデータメモリ部分に出し、第２モード
動作ではすべてのデータメモリ部分を動作可能にする方
式が望ましい。特に簡単な実施態様では、この論理手段
は、アクティブ高の一致信号と「第２モード／非第１モ
ード」制御信号とを組み合わせたＯＲゲートの配列でよ
い。
【００１２】またこの発明は、上に説明したキャッシュ
メモリに記憶しているデータにアクセスする中央処理装
置を提供する。中央処理装置は、データ処理命令をキャ
ッシュメモリから先取り（プリフェッチ）してバッファ
するプリフェッチ装置と、プリフェッチ装置に記憶され
た命令に応答し、キャッシュメモリを制御して第１モー
ド動作か第２モード動作で動作させる手段、を備える。
【００１３】少なくとも所定数の命令がプリフェッチ装
置内にバッファされている場合は、プリフェッチ装置は
第１モードを選択することが望ましい。また、プリフェ
ッチ装置内にバッファされている命令の中に分岐命令が
あることを検出した場合は、プリフェッチ装置は第１モ
ードを選択することが望ましい。またこの発明は、上に
定義したキャッシュメモリと、上に定義した中央処理装
置、を備えるデータ処理装置を提供する。
【００１４】
【発明の実施の形態】
【実施例】図１において、データ処理装置は中央処理装
置（ＣＰＵ）１００と、キャッシュメモリ（ＲＡＭ）１
１０を備える。ＣＰＵ１００とキャッシュメモリ１１０
は、同じ集積回路上に別個の部品として製作してよい。
図１は、ＣＰＵとキャッシュＲＡＭの非常に簡単化した
動作を示す。ＣＰＵ１００はデータ処理命令を実行する
プロセッサコア１０２と、キャッシュＲＡＭ１１０から
命令を検索してバッファするプリフェッチ装置１０４を
備える。
【００１５】動作を説明すると、プリフェッチ装置１０
４はキャッシュＲＡＭ１１０にアドレスを送り、キャッ
シュＲＡＭから読み出す次の命令を指定する。キャッシ
ュＲＡＭからこの命令を読み出してプリフェッチ装置１
０４に戻し、先入れ先出し（ＦＩＦＯ）バッファ内に記
憶する。プロセッサコアはＦＩＦＯバッファの出力から
命令を取り出して実行する。
【００１６】またプリフェッチ装置は「並列／非直列」
信号と呼ぶ別の信号をキャッシュＲＡＭに送る。この信
号は、キャッシュＲＡＭの動作が直列アクセスモードか
並列アクセスモードかを指定する。プリフェッチ装置１
０４による並列／非直列信号の生成と、並列／非直列信
号がキャッシュＲＡＭ１１０の動作に与える効果につい
ては、以下に詳しく説明する。並列／非直列信号は制御
論理（図示せず）にも送られる。制御論理は以下に説明
するようにキャッシュＲＡＭ１１０の各部の動作を制御
する。
【００１７】図２はキャッシュメモリ１１０で、タグＲ
ＡＭ１２０とデータＲＡＭ１３０を備える。タグＲＡＭ
は４個のタグユニット１４０を備え、各タグユニット１
４０は６４個のタグライン１５０を備える。同様にデー
タＲＡＭは４個のデータＲＡＭユニット１６０を備え、
各データＲＡＭユニット１６０は６４個のキャッシュラ
イン１７０を備える。各キャッシュラインは８データ語
を記憶し、各データ語は３２ビット（４バイト）のデー
タを持つ。
【００１８】あるアドレスのデータにＣＰＵ１００がア
クセスする場合は、３２ビットのアドレス信号Ａ［３
１：０］をキャッシュメモリ１１０に送る。ここでは主
としてキャッシュＲＡＭ１１０からデータ処理命令をプ
リフェッチする動作を説明するので、図２から図４で
は、プリフェッチ装置へデータを伝送するデータバスを
「データ出力」と示している。しかし実際は、ＣＰＵと
キャッシュＲＡＭとの間のデータ伝送は双方向である。
【００１９】アドレス信号の３２ビットの中の第５ビッ
トから第１０ビット、すなわちＡ［１０：５］は、タグ
ＲＡＭ１２０の一部であるタグライン選択器２００と、
データＲＡＭ１３０の一部であるるキャッシュライン選
択器２１０に送る。これらの６アドレスビットは、タグ
ライン１５０とキャッシュライン１７０の中の特定のラ
インを指定する。図２では、現在選択されているタグラ
イン１５０とキャッシュライン１７０を斜線部分で示し
ている。
【００２０】タグライン１５０は、データアドレスの第
１１ビットから第３１ビットに相当する２１ビットのア
ドレスを記憶する。あるデータアドレスに対応するデー
タがデータＲＡＭ１３０内に記憶されているかどうかを
検出するには、ＣＰＵ１００のプリフェッチ装置が生成
したアドレスの第１１ビットから第３１ビットすなわち
Ａ［３１：１１］と４個の各タグユニット１４０内の現
在選択されているタグライン１５０の内容とを比較す
る。
【００２１】各タグユニット１４０について、そのタグ
ユニット１４０内の選択されたタグラインの内容が、Ｃ
ＰＵ１００が出力した現在のアドレスの高位の２１ビッ
トＡ［３１：１１］と等しい場合は、そのタグユニット
の一致信号２２０をセットする。
【００２２】一致信号を各論理ＯＲゲート２２２に送
り、プリフェッチ装置１０４からの並列／非直列信号と
組み合わせる。この組合わせの結果は次の通りである。 １． 並列／非直列信号が高（キャッシュＲＡＭ１１０
が並列で動作することを示す）の場合は、各ＯＲゲート
２２２の出力も高である。これにより、一致信号の状態
にかかわらず、データＲＡＭユニット１６０はすべて動
作可能になる（straight away ）。この場合は、アドレ
スとタグＲＡＭの内容との比較は、すべてのデータＲＡ
Ｍ ユニットから選択されたキャッシュライン１７０の
読出しと並列に行う。タグＲＡＭが生成した一致信号
は、特定のデータＲＡＭユニットを選択して動作させる
ために用いるのではなく、マルチプレクサ２２４内のデ
ータＲＡＭユニットの中から１つの出力を選択するのに
用いる。
【００２３】２． 並列／非直列信号が低（キャッシュ
ＲＡＭ１１０が直列で動作することを示す）の場合は、
どの一致信号も高でなければ各ＯＲゲート２２２の出力
は低である。一致信号の１つが高になると、その一致信
号に関するＯＲゲートの出力は高になり、タグが一致し
たそのデータＲＡＭユニットだけが使用可能になる。し
たがってこの場合は、タグユニットの１つが一致するま
ではデータＲＡＭユニットは電力を供給されない。一致
すると、必要なデータＲＡＭユニットだけが電力を供給
される。この直列すなわち２段階アクセス方式は上に説
明した並列アクセス方式より遅いが、必要なデータＲＡ
Ｍユニットだけが電力を供給されるので消費電力は小さ
い。
【００２４】４個のデータＲＡＭユニット１６０のデー
タ出力はマルチプレクサ２２４に送られ、マルチプレク
サ２２４はタグＲＡＭ１２０が生成した一致信号にした
がって出力の１つを通す。並列アクセスモードを用いる
場合は、キャッシュのデータラインはすでに各データＲ
ＡＭユニットから読み出されており、マルチプレクサ２
２４を用いてそれらのデータラインの中から必要な１つ
を選択する。
【００２５】対照的に、直列アクセス方式を用いる場合
は、データＲＡＭユニットの１つだけが一連のデータを
読み出す。これが（定義により）必要なラインである。
しかしこの実施態様の構成を簡単にするために、直列方
式を用いる場合でもマルチプレクサを信号路内に置く。
現在のデータＲＡＭユニットはマルチプレクサ２２４に
送る一致信号と同じ信号で動作可能になるので、マルチ
プレクサ２２４は必ず正しいデータＲＡＭユニットが出
力するデータラインを通す。
【００２６】次に、マルチプレクサ２２４が出力する一
連のデータ（８データ語から成る）をマルチプレクサ２
３０に送る。マルチプレクサ２３０は、ＣＰＵ１００が
出力したアドレス信号の第２ビットから第４ビット（す
なわち、Ａ［４：２］）にしたがってアクセス用のデー
タ語の１つを選択する。各出力データ語は３２ビットデ
ータ語で、４バイトのデータを含む。一般には３２ビッ
ト語全体にアクセスする（たとえば３２ビット命令の取
出し中）。しかし特定のバイトにアクセスする必要があ
る場合は、アクセスするバイトをデータアドレスの第０
ビットと第１ビットＡ［１：０］で示す。
【００２７】アドレス信号Ａ［３１：０］の各部のアド
レス機能を次の表に示す。
【００２８】図３は、直列アクセスモード（すなわち、
並列／非直列信号が低）にあるキャッシュＲＡＭ１１０
の動作を示す略図である。ここではＯＲゲート２２２の
実際の動作を、タグユニット１４０の一致出力２２０と
データＲＡＭユニット１６０の動作可能（エネイブル）
入力とを接続したものとして図示する。言い換えると、
必要な１つのデータＲＡＭユニットだけに一致信号を直
接通して動作可能にし、またそれはタグＲＡＭアドレス
の比較を完了した後にだけ行う。
【００２９】図４は、並列アクセスモード（すなわち、
並列／非直列信号が高）にあるキャッシュＲＡＭ１１０
の動作を示す略図である。ここではＯＲゲート２２２の
実際の動作を、どのタグユニットが一致信号を出力する
かにかかわらず、またタグＲＡＭ比較を行うのと同時
に、すべてのデータＲＡＭユニットにエネイブル信号を
送るものとして図示する。
【００３０】図５はプリフェッチ装置１０４の略図で、
直列アクセスと並列アクセスのどちらを用いるかを決定
するのに用いる１組の規則の例を、この図で説明する。
プリフェッチ装置はＦＩＦＯバッファ２５０を備え、キ
ャッシュＲＡＭから読み出した命令を入力２５２に受け
て記憶する。命令はＦＩＦＯバッファ出力２５４から出
すので、記憶された命令はバッファ内を進む。
【００３１】図５に示すバッファは４命令を記憶する。
しかし実際には、この実施態様のバッファは８命令を記
憶する。この図でバッファを小さく示したのは、動作原
理の説明を簡単にするためである。バッファの内容は、
バッファ占有度検出器２６０と分岐命令予測器２７０で
監視する。
【００３２】バッファ占有度検出器は、バッファ２５０
内に記憶している命令数を検出する。これは既知のもの
であって、バッファがすでに十分な数の命令を取り出し
て保持している場合に、さらに命令を取り出さないよう
にするのに用いる。しかしここでは、バッファが所定の
数以上の命令を保持しているかどうかを検出するのにも
バッファ占有度検出器を用いる。たとえば、バッファ占
有度検出器は、バッファが半分満たされている（８命令
バッファの場合は４命令を保持）かどうかを検出する。
半分満たされている場合は、その後の取り出し動作は遅
い直列アクセスモードで行ってよい。このため、バッフ
ァがｎ命令以上を保持している場合はバッファ占有度検
出器は高出力を出し、ＮＯＲゲート２８０を通し、並列
／非直列信号を形成する（上に説明したように、直列ア
クセスが必要な場合は並列／非直列信号は低である）。
【００３３】分岐命令予測器２７０も既知のものであ
り、バッファ内の命令を検査して、実行しそうな分岐命
令（たとえば無条件分岐か、または分岐命令予測器が分
岐条件と知ったまたは見なした条件付き分岐）が命令の
中にあるかどうかを検出する。この場合は、分岐はＦＩ
ＦＯバッファ２５０の出力２５４からの命令の中の少な
くとも所定数（たとえば、ＦＩＦＯバッファ２５０の出
力の中の少なくとも第２命令）であると仮定して、分岐
先の命令すなわち目標アドレスは、直列アクセスモード
を用いてゆっくり取り出してよい（ＦＩＦＯバッファ内
の分岐命令の位置は、従来の分岐命令予測器により容易
に検出することができる）。したがってこのような場合
は、分岐命令予測器２７０は高信号をＮＯＲゲート２８
０に送り、ＮＯＲゲート２８０は並列／非直列信号とし
て低値を出力する。
【００３４】この発明の例示の実施態様を添付の図面を
参照して詳細に説明したが、この発明はこれらの実施態
様だけに限定されるものではなく、特許請求の範囲に規
定されているこの発明の範囲と精神から逸れずに、当業
者はいろいろの変更や修正を行うことができる。
【図面の簡単な説明】
この発明の目的と特徴と利点は、以下の図面を参照して
例示の実施態様の詳細な説明を読めば明らかになる。
【図１】中央処理装置とキャッシュメモリを備えるデー
タ処理装置の略図。
【図２】この発明の一実施態様のキャッシュメモリの略
図。
【図３】直列アクセスモードで動作する、図２のキャッ
シュメモリを示す略図。
【図４】並列アクセスモードで動作する、図２のキャッ
シュメモリを示す略図。
【図５】プリフェッチ装置の略図。
【符号の説明】
１００ 中央処理装置（ＣＰＵ） １０２ プロセッサコア １０４ プリフェッチ装置 １１０ キャッシュメモリ（ＲＡＭ） １２０ タグＲＡＭ １３０ データＲＡＭ １４０ タグユニット １５０ タグライン １６０ データＲＡＭユニット １７０ キャッシュライン ２００ タグＲＡＭのライン選択器 ２１０ データＲＡＭのライン選択器 ２２２ 論理ＯＲゲート ２２４ マルチプレクサ ２３０ マルチプレクサ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュメモリであって、 それぞれ１つ以上のデータ語を記憶し、記憶しているデ
    ータ語をエネイブル信号に応答して出力する、複数のデ
    ータメモリ部分と、 それぞれ別個のデータメモリ部分に対応し、前記対応す
    るデータメモリ部分内に記憶している各データ語のメモ
    リアドレスを表すアドレス情報を記憶する、複数のタグ
    メモリ部分と、 必要なデータ語のメモリアドレスと前記タグメモリ部分
    内に記憶している前記アドレス情報とを比較する比較手
    段であって、前記必要なデータ語を前記データメモリ部
    分の中に記憶しているかどうかを表す信号で、記憶して
    いる場合は、前記必要なデータ語を記憶している前記デ
    ータメモリ部分の１つを識別する、一致信号を生成する
    比較手段、を備え、 少なくとも第１モードと第２モードで選択的に動作し、 （１） 前記第１モードでは、前記一致信号に応答して
    前記必要なデータ語を記憶している前記データメモリ部
    分の１つだけを動作可能にし、 （２） 前記第２モードでは、前記比較手段の動作と実
    質的に同時に２つ以上の前記データメモリ部分を動作可
    能にし、前記一致信号を用いて前記データメモリ部分の
    １つの出力を選択する、キャッシュメモリ。
  2. 【請求項２】 請求項１記載のキャッシュメモリであっ
    て、各データメモリ部分はデータ語の配列を記憶し、前
    記配列内の各データ語の位置は前記データ語のメモリア
    ドレスの選択されたビットで決定する、キャッシュメモ
    リ。
  3. 【請求項３】 請求項１記載のキャッシュメモリであっ
    て、前記各データメモリ部分からのデータ出力を受ける
    よう接続されたマルチプレクサを備え、前記マルチプレ
    クサは前記一致信号に応答して前記データメモリ部分の
    １つの出力を選択する、キャッシュメモリ。
  4. 【請求項４】 請求項１記載のキャッシュメモリであっ
    て、前記第１モード動作では前記一致信号を別個のエネ
    イブル信号として前記データメモリ部分に送り、前記第
    ２モード動作ではすべての前記データメモリ部分を使用
    可能にする、キャッシュメモリ。
  5. 【請求項５】 請求項１記載のキャッシュメモリ内に記
    憶されたデータにアクセスする中央処理装置であって、 前記キャッシュメモリからのデータ処理命令をプリフェ
    ッチしバッファするプリフェッチ装置と、 前記キャッシュメモリの制御用の前記プリフェッチ装置
    内に記憶している前記命令に応答して、前記第１モード
    動作か前記第２モード動作で動作させる手段、を備える
    中央処理装置。
  6. 【請求項６】 請求項５記載の中央処理装置であって、
    前記プリフェッチ装置内に少なくとも所定数の命令がバ
    ッファされている場合は、前記プリフェッチ装置は前記
    第１モードを選択する、中央処理装置。
  7. 【請求項７】 請求項５記載の中央処理装置であって、
    前記プリフェッチ装置内にバッファされている前記命令
    内に分岐命令が検出された場合は、前記プリフェッチ装
    置は前記第１モードを選択する、中央処理装置。
  8. 【請求項８】 請求項６記載の中央処理装置であって、
    前記プリフェッチ装置内にバッファされている前記命令
    内に分岐命令が検出された場合は、前記プリフェッチ装
    置は前記第１モードを選択する、中央処理装置。
  9. 【請求項９】 データ処理装置であって、 請求項１記載のキャッシュメモリと、 請求項５記載の中央処理装置、を備えるデータ処理装
    置。
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