JPH01154261A - 情報処理装置 - Google Patents

情報処理装置

Info

Publication number
JPH01154261A
JPH01154261A JP62312123A JP31212387A JPH01154261A JP H01154261 A JPH01154261 A JP H01154261A JP 62312123 A JP62312123 A JP 62312123A JP 31212387 A JP31212387 A JP 31212387A JP H01154261 A JPH01154261 A JP H01154261A
Authority
JP
Japan
Prior art keywords
cache memory
data
section
cache
memory data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62312123A
Other languages
English (en)
Inventor
Hideya Kishigami
岸上　秀哉
Toru Sasaki
徹 佐々木
Kiyotaka Sasai
笹井　清隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP62312123A priority Critical patent/JPH01154261A/ja
Priority to US07/212,201 priority patent/US5018061A/en
Priority to EP88111332A priority patent/EP0319647A3/en
Priority to KR1019880016412A priority patent/KR910007725B1/ko
Publication of JPH01154261A publication Critical patent/JPH01154261A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は情報処理装置に関し、特にキャッシュメモリお
よびアドレス変換バッファを有し仮想記憶方式をとり、
マルチウェイ・セット・アソシアティブ・キャッシュ方
式をとり、またパイプライン処理構成をとる情報処理装
置に関するものである。
（従来の技術） 仮想記憶方式をとりアドレス変換バッファ（ＴＬＢ）お
よびキャッシュメモリを有する従来の情報処１！ｌ！装
置におけるパイプライン処理の構成例を第３図に示ず。
ｖｇ３図のＩＦないし５ＴＯＲＥの各々はパイプライン
処理の１ステージに対応し、したがって全体は７段のス
テージから成っている。
ここに、ステージＩＦでは命令フェッチが、ステージＩ
Ｄでは命令デコードが、ステージＯＡＧでは論理アドレ
ス算出が、ステージＴＬＢではアドレス変換が、ステー
ジＴＡＧ−ＤＡＴＡではオペランドリードが、ステージ
ＥＸＥＣでは命令実行が、ステージ５ＴＯＲＥではオペ
ランドライトがそれぞれ行われる。
第４図に、第３図のパイプライン処理のうちステージＴ
ＬＢとステージＴＡＧ−ＤＡＴＡ部に対応するハードウ
ェアブロックを示す。
ここに、１は論理アドレスレジスタ、３は物理アドレス
レジスタ、５は論理アドレス変換バッフＦ（ＴＬＢ）、
７はキャッシュメモリタグ部（ＴＡＧ）、９はキャッシ
ュメモリデータ部（ＤＡＴＡ）、１１は比較判断回路（
ＣＭＰ）　、１３はセレクタ、１９はデータセレクタで
ある。
ステージＯＡＧで算出された論理アドレス２１は論理ア
ドレスレジスタ１に格納される。論理アドレスレジスタ
１に格納された論理アドレス２１のうち、仮想記憶構成
におけるページ数に対応するビット数、例えば３２ビツ
トを処理するプロセッサであれば上位２０ビツト２３が
アドレス変換バッファＴＬＢ５へ送られそこで物理アド
レスの上位２０ビツト２７へと変換される。
該物理アドレスの上位２０ビツト２７は、物理アドレス
レジスタ３の上位２０ビツトにセットされる。
一方、論理アドレスレジスタ１にセットされた論理アド
レスのうち、前記ページ内オフセットに対応する下位１
２ビツト２５は、アドレス変換を受けずそのまま物理ア
ドレスレジスタ３の下位１２ビツトにセットされる。
以上がステージＴＬＢで行われる処理である。
次にステージＴＡＧ　−ＤＡＴＡで行われる処理につい
て述べる。
ここでは、２ウエイ・セット・アソシアティブ・キャッ
シュ方式をとり、ＤＡＴＡ９はＸとＹとの２つの部分か
ら構成されるものとする。ＸとＹの各々には１６バイト
の長さをもつラインが２５６存在し、全体として８にバ
イトの容量のＤＡＴＡ９を構成している。データは該ラ
インを単位として主記憶装置からＤＡＴＡ９へと格納さ
れ、また該ラインは該ＤＡＴＡ９に求めているデータが
あるかどうかを後述の比較判断回路１１で調べろときの
単位ともなる。すなわち、後述のように論理アドレスレ
ジスタ１の一部の値を用いて、ＸとＹとから０から２５
５までの間の同己番号をもつラインをそれぞれ−ずつ選
び、選ばれた二つのラインのどちらかに、そのアドレス
が論理アドレスレジスタイに保持されターゲットとされ
るデータがあればキヤ・ツシュビットであり、どちらに
もなければキャッシュミスである。
一方、ＴＡＧ７にはタグがＸ部とＹ部に各々２５６存在
し、各タグには、対応するＤＡＴＡ９のラインについて
の属性が保持される。該属性としては例えば、ＤＡＴＡ
９に格納されているデータの物理アドレス上位２０ピツ
トあるいは該データが前記対応するＤＡＴＡ９のライン
に保持されているか否かを示す有効ビット等がある。
前記キャッシュデータ部ＤＡＴＡ９からのターゲットと
するデータの読み出しは次のようにして行われる。
物理アドレスレジスタ３に保持されている物理アドレス
中のビット２０ないし２７の８ビツトの値２９により、
ＤＡＴＡ９のＸ部とＹ部との各々から同じ番号をもつラ
インが一つずつ選択され、出力３１．３３として読み出
される。ただし以下では、最上位ビットＭＳＢをビット
Ｏとするものとする。またＤＡＴＡ９のＸ、Ｙ両部から
上記により読み出されたラインに関する属性が前記８ビ
ツトの値２９によりＴＡＧ７から読み出され、そのうち
物理アドレスを示す上位２０ビツト３５．３７が物理ア
ドレスレジスタ３に保持された物理アドレスを示す上位
２０ビツト３９と比較判断回路ＣＭＰ１１において比較
され、キャツシュヒツトかミスかが判定される。゛そし
てキャツシュヒツトしている場合は、それがＸ部から読
み出されたライン３１によって生じたのか、Ｙ部から読
み出されたライン３３によって生じたのかを判定し、そ
の結果４３をセレクタ１３へ出力し、該セレクタ１３は
該結果４３をもとに、キャツシュヒツトを生じた方を選
択し、データセレクタ１９の入力４５として出力覆る。
該データセレクタ１９で、１６バイトのサイズの入力４
５から物理アドレスの最下位４ビツトおよびデータサイ
ズにもとづき、必要なデータ４７が選択され、バイブラ
イン処理の次のステージである、ステージＥＸＥＣへと
出力される。
このように、従来技術では、キャッシュミスの時もキャ
ッシュメモリデータ部を電気的に活性化し、データの読
み出しを行っていた。また、マルチウェイ・セット・ア
ソシアティブ・キャッシュ方式をとる場合、実際にター
ゲットとするデータを保持しているのは分割されたキャ
ッシュメモリデータ部の一つの部分中の一つのラインで
あるのにかかわらず、該分割数分の複数のラインがデー
タ読み出しのため、電気的に活性化されていた。
（発明が解決しようとする問題点） 前記従来技術には以下のような問題があり、またそれは
特に、キャツシュヒツト率を上げるためマルチウェイ・
セット・アソシアティブ・キャッシュ方式をとり、情報
処理装置をワンチップ化しマイクロプロセッサとした場
合顕著となるものである。
■　ワンチップマイクロプロセッサでは消費電力の低減
が発熱量の低減ないしは動作温度の低下、故障率の低減
ないしは信頼性の向上のために非常に重要である。しか
し、従来技術によるパイプライン処理構成では、プロセ
ッサの処理速度を向上させるためキャッシュメモリ方式
を採用し、該キャッシュメモリ方式におけるキャツシュ
ヒツト率を高めるためキャッシュメモリのマツピング方
式の多重性をダイレクトから２ウエイさらに４ウエイと
増加させるにしたがい、キャッシュメモリデータ部から
読み出すデータ量もダイレクトの場合に比べ、２倍、４
倍と増加し、データ読み出しのため電気的に活性化され
るキャッシュメモリデータ部の領域の増大、したがって
消費電力の同様な増大を招く。
■　キャッシュミスの時もキャッシュメモリデータ部か
らデータを読み出すという方法をとり、したがってその
分消費電力の増大を招き、またこの方法はプロセッサの
処理速度を低下させるものである。
特にワンチップマイクロプロセッサではキャッシュメモ
リに使用できる面積に制限があり、チップ上に組み込み
うるキャッシュメモリ容量の上限は８にバイト程度と小
さく、したがってキャッシュミス率も、キャッシュメモ
リ容量が８にバイトの時でも１０％程度とかなり大きな
値となり、この問題は一層顕著となるものである。
［発明の構成］ （問題点を解決するための手段） 前記問題を解決するため本発明はパイプライン処理を行
い、論理アドレスレジスタないし物理アドレスレジスタ
と、キャッシュメモリタグ部およびキャッシュメモリデ
ータ部の両部から構成されるキャッシュメモリとを有す
る情報処理装置であって、前記論理アドレスレジスタな
いし物理アドレスレジスタに保持されるアドレスによっ
て指定されるデータが前記キャッシュメモリデータ部に
存在するか否かを前記キャッシュメモリタグ部に保持さ
れる情報をもとに判断し、その結果を出力する比較判断
回路を有し、該比較判断回路における判断を、前記パイ
プライン処理において、前記キャッシュメモリデータ部
に対する読み出しの前に行い、該判断により前記データ
が前記キャッシュメモリデータ部に存在しないという結
果の得られた場合にはキャッシュメモリデータ部に対す
る前記読み出しを行わず、また、前記キャッシュメモリ
データ部を複数の部分に分割し、マルチウェイ・セット
・アソシアティブ・キャッシュ方式をとる場合には、前
記比較判断回路は前記データが前記キャッシュメモリデ
ータ部に存在するか否かに関する前記判断に加えて、当
該データがキャッシュメモリデータ部のどの部分に存在
するかを示す信号をも出力し該出力を用いキャッシュメ
モリデータ部の前記データが存在する部分のみ該データ
の読み出しのため活性化することを特徴とする情報処理
１！！ｉ置を提供するものである。
（作用） 本発明の情報処理装置は、ターゲットとするデータがキ
ャッシュメモリデータ部に格納されているか否か、また
マルチウェイ・セット・アソシアティブキャッシュ方式
をとる場合には、キャッシュメモリデータ部のどの部分
に格納されているかに関する判断をパイプライン処理に
おいて、キャッシュメモリデータ部に対するアクセスの
ステージよりも前のステージで行い、キャッシュミスの
時はキャッシュメモリデータ部に対するアクセスを中止
し、またマルチウェイ・セット・アソシアティブ・キャ
ッシュ方式を用いる場合には、キャツシュヒツト時のデ
ータ読み出しを、ターゲットデータが格納されている部
分のみを電気的に活性化することによって行うので、消
費電力を低減しまた、処理性能を向上させるものである
。
（実施例） 以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例である、仮想記憶方式および２
ウエイ・セット・アソシアティブ・キャッシュ方式をと
るワンチップマイクロプロセッサにおけるパイプライン
処理の構成を示すブロック図であり、第２図は第１図の
パイプライン処理のうちステージＴＬＢ−ＴＡＧとステ
ージＤＡＴＡに対応するハードウェアのブロック図であ
り、第４図の従来技術における要素と同じ機能をもつ要
素ないし信号には同じｆＩ号がつけられている。
また、第２図のＤＡＴＡ９は従来の技術に関する第４図
のＤＡＴＡ９と同じ構成および容ｆｆ１８にバイトをも
つ。
第１図においてＩＦ、ＩＤ、ＯＡＧ、ＥＸＥＣ。
５ＴＯＲＥの各ステージの意味もしくは内容は従来技術
に関し、第３図を参照しつつ前記したものと同様である
。
本発明の従来技術に対する特徴は第１図に示されるよう
に、キャッシュメモリデータ部に対するアクセスのステ
ージであるステージＤＡＴＡよりも前のステージＴＬＢ
−ＴＡＧでキャッシュメモリタグ部に対るアクセスを行
うことにある。また、第４図の従来技術と比べた場合、
セレクタ１３を有せず新たに記憶手段として２つのフリ
ップフロップ１５．１７を有する。該フリップフロップ
１５．１７の出力信号４９．５１によりキャッシュメモ
リデータ部９に対するアクセスをｖ制御することにより
本発明の効果は実現されるものである。
以下、第２図に示されるハードウェアブロックを参照し
ながら、前記ステージＴＬＢ−ＴＡＧおよびステージＤ
ＡＴＡで行われる処理について述べる。
本実施例の情報処理装置は従来の技術の個所で述べたの
と同様に３２ビツト処理を行うものとする。
まずパイプライン処理のステージＴＬＢ−ＴＡＧでは論
理アドレスレジスタ１に保持されている論理アドレスの
、従来の技術の箇所で述べたのと同様の意味をもつ上位
２０ビツト２３がアドレス変換バッファＴＬＢ５に入力
され物理アドレスの上位２０ビツト２７に変換され、物
理アドレスレジスタ３の上位２０ビツトにセットされる
。また、論理アドレスレジスタ１に保持されている論理
アドレスの従来の技術の箇所で述べたのと同様の意味を
もつ下位１２ビツト２５はそのまま物理アドレスレジス
タ３の下位１２ビツトにセットされる。
一方、論理アドレスレジスタ１に保持されている論理ア
ドレスのビット２０ないし２７の８ビツトデータ２９は
ＴＡＧ７に入力され、該８ビツトデータ２９の指定する
ＤＡＴＡ９のＸ部とＹ部のラインに関する属性が該入力
にもとづき選択される。選択された属性のうち、物理ア
ドレス上位２０ビット３５．３７が出力され、比較判断
回路１１でＴＬＢ５の出力２７と比較されキャツシュヒ
ツトかミスかが判定される。該判定結果４１はフリップ
フロップ１５へ出力され保持される。さらにキャツシュ
ヒツトの場合にはＸ部とＹ部のどちらにターゲットとす
る論理アドレスレジスタ１に保持される論理アドレスに
よって指定されるデータが存在するかを示す信号４３が
フリップフロップ１７に出力され保持される。
パイプライン処理の次のステージであるステージＤＡＴ
Ａではフリップフロップ１５からの出力４９がキャツシ
ュヒツトの場合、ＤＡＴＡ９がアクセスされる。フリッ
プ７０ツブ１５からの出力４９がキャッシュミスの場合
、ＤＡＴＡ９に対するアクセスは行われず、ターゲット
とするデータを外部メモリから持って来て、ＤＡＴＡ９
に入力する。
キャツシュヒツトの場合には、フリップフロップ１７か
らの出力５１によりターゲットとするデータがＸ部また
はＹ部のラインのいずれに存在するかがわかるので、こ
れによりＤＡＴＡ９に対するアクセスを制御し、実際に
ターゲットとするデータが存在する部のラインのみ電気
的に活性化し、そこから該データの読み出しを行い、信
号４５として出力する。
該信号４５は、データセレクタ１９に入力され、ここで
物理アドレスの最下位４ビツトおよびデータサイズにも
とづき必要なデータ４７が入力４５から選択され、パイ
プライン処理の次のステージである、ステージＥＸＥＣ
へと出力される。
また上記実施例では２ウエイ・セット・アソシアティブ
・キャッシュ方式を用いていたが、一般にマルチウェイ
・セット・アソシアティブ・キャッシュ方式を用いない
場合でも、本発明により、キャッシュミスの時キャッシ
ュメモリデータ部ＤＡＴＡ９に対するアクセスを中止す
ることができ、情報処理装置内消費電力の低減および処
理性能の向上という所定の効果を実現することができる
。
さらに、仮想記憶方式を用いない場合にも前記実施例の
場合と全く同様の効果を実現することができる。なぜな
らこの場合にもキャッシュメモリデータ部ＤＡＴＡ９に
対するアクセスの前に、キャツシュヒツトかミスかに関
する情報、またそれに加えて、マルチウェイ・セット・
アソシアティブ・キャッシュ方式を用いる場合には、前
記キャッシュメモリデータ部ＤＡＴＡ９のどの部分でキ
ャツシュヒツトが生じたかに関する情報を得、これらの
情報をもとに後のステージにおけるキャッシュメモリデ
ータ部ＤＡＴＡ９に対するアクセスを制御することは前
記実施例の場合と同様に可能だからである。
［発明の効果］ 以上述べたところから明らかなように本発明には次のよ
うな効果がある。
■□　キャッシュメモリに対するアクセスにおいて、キ
ャッシュメモリタグ部に対するアクセスをキャッシュメ
モリデータ部に対するアクセスよりパイプライン処理の
前のステージで行うので、キャッシュメモリデータ部か
ら読み出すデータ量を必要最小限なものとすることがで
き、またヒツト率を上げるためにキャッシュメモリのマ
ツピング方式の多重性をダイレクトから２ウエイ、４ウ
エイ、・・・と増加した場合にも消費電力をダイレクト
の時と同じ値に止めることができる。
したがって、消費電力の制約を受けることなくマツピン
グ方式の多重性を増すことができ、マイクロプロセッサ
におけるような小容量のキャッシュメモリ吊でもキャツ
シュヒツト率を十分高めることができる。
■　キャッシュミスの場合、キャッシュメモリデータ部
からの読み出しは中止されるので、不要なデータ読み出
しおよび、それによる消費電力の′ａ黄を回避すること
ができる。
■　キャツシュヒツトかミスかの判断を従来技術の場合
よりもパイプライン処理において前のステージで行うの
で、キャッシュミス時の処理をそれだけ早く開始するこ
とができ、したがって処理速度を向上させることができ
る。
また特に本発明を消費電力の低減が重要であり、しかも
通常のコンピュータシステムに比ベキャッシュメモリ容
伍が小さく、キャッシュミス率の大きいワンチップマイ
クロプロセッサに適用した場合、上記■ないし■の効果
は顕著に表われるものである。
【図面の簡単な説明】
第１図は本発明の情報処理装置におけるパイプライン処
理の構成例を示すブロック図、第２図は本発明の情報処
理装置にお【ブる、第１図のパイプライン処理の構成に
対応するハードウェアブロック図、 第３図は従来の情報処理装置におけるパイプライン処理
の構成の例を示すブロック図、第４図は従来の情報処理
装置における、第３図のパイプライン処理の構成に対応
するハードウェアブロック図、である。 １・・・論理アドレスレジスタ ３・・・物理アドレスレジスタ ５・・・アドレス変換バッファ（ＴＬＢ）７・・・キャ
ッシュメモリタグ部（ＴＡＧ）９・・・キャッシュメモ
リデータ部（ＤＡＴＡ）１１・・・比較判断回路（ＣＭ
Ｐ） １３・・・セレクタ １５．１７・・・フリツプフロツプ（Ｆ／Ｆ）１９・・
・データセレクタ

Claims (1)

  1. 【特許請求の範囲】 パイプライン処理を行い、論理アドレスレジスタないし
    物理アドレスレジスタと、キャッシュメモリタグ部およ
    びキャッシュメモリデータ部の両部から構成されるキャ
    ッシュメモリとを有する情報処理装置であつて、前記論
    理アドレスレジスタないし物理アドレスレジスタに保持
    されるアドレスによって指定されるデータが前記キャッ
    シュメモリデータ部に存在するか否かを前記キャッシュ
    メモリタグ部に保持される情報をもとに判断し、その結
    果を出力する比較判断回路を有し、該比較判断回路にお
    ける判断を、前記パイプライン処理において、前記キャ
    ッシュメモリデータ部に対する読み出しの前に行い、該
    判断により前記データが前記キャッシュメモリデータ部
    に存在しないという結果の得られた場合にはキャッシュ
    メモリデータ部に対する前記読み出しを行わず、また、
    前記キャッシュメモリデータ部を複数の部分に分割し、
    マルチウェイ・セット・アソシアティブ・キャッシュ方
    式をとる場合には、前記比較判断回路は前記データが前
    記キャッシュメモリデータ部に存在するか否かに関する
    前記判断に加えて、当該データがキャッシュメモリデー
    タ部のどの部分に存在するかを示す信号をも出力し該出
    力を用いキャッシュメモリデータ部の前記データが存在
    する部分のみ該データの読み出しのため活性化すること
    を特徴とする情報処理装置。 （２）論理アドレスを保持する論理アドレスレジスタと
    、該論理アドレスレジスタの値を入力し、論理アドレス
    を物理アドレスに変換し出力するアドレス変換バッファ
    と、該アドレス変換バッファの出力を入力し保持する物
    理アドレスレジスタとを有し、仮想記憶方式をとり、前
    記論理アドレスレジスタの値によりキャッシュメモリタ
    グ部に対する読み出しが行われ、該読み出しによりキャ
    ッシュメモリデータ部に保持されているデータに関する
    属性を得、該属性と前記アドレス変換バッファの出力と
    が比較判断回路へ入力され、前記論理アドレスレジスタ
    に保持されるアドレスによって指定されるデータがキャ
    ッシュメモリデータ部に存在するか否かに関し、またマ
    ルチウェイ・セット・アソシアティブ・キャッシュ方式
    をとる場合には前記データがキャッシュメモリデータ部
    のどの部分に存在するかに関しても判断させ、その結果
    を記憶手段に出力し、該記憶手段に保持された値をもと
    に前記キャッシュメモリデータ部に対する読み出し、な
    いしその中止を行う特許請求の範囲第１項記載の情報処
    理装置。 （３）一つのチップ上に積層されマイクロプロセッサと
    して実現された特許請求の範囲第１項ないし第２項記載
    の情報処理装置。
JP62312123A 1987-12-11 1987-12-11 情報処理装置 Pending JPH01154261A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP62312123A JPH01154261A (ja) 1987-12-11 1987-12-11 情報処理装置
US07/212,201 US5018061A (en) 1987-12-11 1988-06-27 Microprocessor with on-chip cache memory with lower power consumption
EP88111332A EP0319647A3 (en) 1987-12-11 1988-07-14 Microprocessor with on-chip cache memory and translation lookaside buffer
KR1019880016412A KR910007725B1 (ko) 1987-12-11 1988-12-10 정보처리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62312123A JPH01154261A (ja) 1987-12-11 1987-12-11 情報処理装置

Publications (1)

Publication Number Publication Date
JPH01154261A true JPH01154261A (ja) 1989-06-16

Family

ID=18025526

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62312123A Pending JPH01154261A (ja) 1987-12-11 1987-12-11 情報処理装置

Country Status (4)

Country Link
US (1) US5018061A (ja)
EP (1) EP0319647A3 (ja)
JP (1) JPH01154261A (ja)
KR (1) KR910007725B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04263322A (ja) * 1991-02-18 1992-09-18 Mitsubishi Electric Corp マイクロコンピュータ
JP2005084712A (ja) * 2003-09-04 2005-03-31 Renesas Technology Corp キャッシュシステム
JP2011028736A (ja) * 2009-07-02 2011-02-10 Fujitsu Ltd キャッシュメモリ装置、演算処理装置及びキャッシュメモリ装置の制御方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5307477A (en) * 1989-12-01 1994-04-26 Mips Computer Systems, Inc. Two-level cache memory system
US5349652A (en) * 1990-08-31 1994-09-20 Advanced Micro Devices, Inc. Single chip integrated address manager with address translating unit
US5412787A (en) * 1990-11-21 1995-05-02 Hewlett-Packard Company Two-level TLB having the second level TLB implemented in cache tag RAMs
JP2514292B2 (ja) * 1991-04-25 1996-07-10 インターナショナル・ビジネス・マシーンズ・コーポレイション オペランドペ―ジメモリ及び命令ペ―ジメモリを有するコンピュ―タシステム
US5386527A (en) * 1991-12-27 1995-01-31 Texas Instruments Incorporated Method and system for high-speed virtual-to-physical address translation and cache tag matching
GB2273179A (en) * 1992-12-02 1994-06-08 Ibm Cache indexing in interative processes.
US5682515A (en) * 1993-01-25 1997-10-28 Benchmarq Microelectronics, Inc. Low power set associative cache memory with status inhibit of cache data output
US5913223A (en) * 1993-01-25 1999-06-15 Sheppard; Douglas Parks Low power set associative cache memory
EP0624844A2 (en) * 1993-05-11 1994-11-17 International Business Machines Corporation Fully integrated cache architecture
US5430683A (en) * 1994-03-15 1995-07-04 Intel Corporation Method and apparatus for reducing power in on-chip tag SRAM
JP3456768B2 (ja) * 1994-09-28 2003-10-14 株式会社東芝 アドレス変換装置
GB2297398B (en) * 1995-01-17 1999-11-24 Advanced Risc Mach Ltd Accessing cache memories
US5860127A (en) * 1995-06-01 1999-01-12 Hitachi, Ltd. Cache memory employing dynamically controlled data array start timing and a microcomputer using the same
US5860106A (en) * 1995-07-13 1999-01-12 Intel Corporation Method and apparatus for dynamically adjusting power/performance characteristics of a memory subsystem
US5752045A (en) * 1995-07-14 1998-05-12 United Microelectronics Corporation Power conservation in synchronous SRAM cache memory blocks of a computer system
JP3062050B2 (ja) * 1995-07-21 2000-07-10 インターナショナル・ビジネス・マシーンズ・コーポレ−ション ディスク駆動制御方法及び装置
JPH0950401A (ja) * 1995-08-09 1997-02-18 Toshiba Corp キャッシュメモリ及びそれを備えた情報処理装置
US5742781A (en) * 1996-08-09 1998-04-21 Hitachi America, Ltd. Decoded instruction buffer apparatus and method for reducing power consumption in a digital signal processor
US5911153A (en) * 1996-10-03 1999-06-08 International Business Machines Corporation Memory design which facilitates incremental fetch and store requests off applied base address requests
US5987577A (en) * 1997-04-24 1999-11-16 International Business Machines Dual word enable method and apparatus for memory arrays
US6446169B1 (en) * 1999-08-31 2002-09-03 Micron Technology, Inc. SRAM with tag and data arrays for private external microprocessor bus
JP2002196981A (ja) * 2000-12-22 2002-07-12 Fujitsu Ltd データ処理装置
DE10158393A1 (de) 2001-11-28 2003-06-12 Infineon Technologies Ag Speicher für die Zentraleinheit einer Rechenanlage, Rechenanlage und Verfahren zum Synchronisieren eines Speichers mit dem Hauptspeicher einer Rechenanlage
US7177981B2 (en) * 2003-05-09 2007-02-13 Via-Cyrix, Inc. Method and system for cache power reduction
US7180422B2 (en) * 2003-12-29 2007-02-20 Intel Corporation Asset management methods and apparatus
JP5121405B2 (ja) * 2007-11-13 2013-01-16 株式会社小松製作所 建設機械のエンジン制御装置
US9097528B2 (en) * 2010-03-05 2015-08-04 Vmware, Inc. Managing a datacenter using mobile devices
GB2547189A (en) * 2016-02-03 2017-08-16 Swarm64 As Cache and method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6217851A (ja) * 1985-07-16 1987-01-26 Hitachi Ltd メモリ管理ユニット

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761881A (en) * 1971-06-30 1973-09-25 Ibm Translation storage scheme for virtual memory system
US3764996A (en) * 1971-12-23 1973-10-09 Ibm Storage control and address translation
US4577293A (en) * 1984-06-01 1986-03-18 International Business Machines Corporation Distributed, on-chip cache
US4823259A (en) * 1984-06-29 1989-04-18 International Business Machines Corporation High speed buffer store arrangement for quick wide transfer of data
US4794524A (en) * 1984-07-03 1988-12-27 Zilog, Inc. Pipelined single chip microprocessor having on-chip cache and on-chip memory management unit
US4725945A (en) * 1984-09-18 1988-02-16 International Business Machines Corp. Distributed cache in dynamic rams
US4691277A (en) * 1984-10-24 1987-09-01 International Business Machines Corp. Small instruction cache using branch target table to effect instruction prefetch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6217851A (ja) * 1985-07-16 1987-01-26 Hitachi Ltd メモリ管理ユニット

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04263322A (ja) * 1991-02-18 1992-09-18 Mitsubishi Electric Corp マイクロコンピュータ
JP2005084712A (ja) * 2003-09-04 2005-03-31 Renesas Technology Corp キャッシュシステム
JP2011028736A (ja) * 2009-07-02 2011-02-10 Fujitsu Ltd キャッシュメモリ装置、演算処理装置及びキャッシュメモリ装置の制御方法

Also Published As

Publication number Publication date
US5018061A (en) 1991-05-21
EP0319647A3 (en) 1990-06-06
KR910007725B1 (ko) 1991-09-30
KR890010709A (ko) 1989-08-10
EP0319647A2 (en) 1989-06-14

Similar Documents

Publication Publication Date Title
JPH01154261A (ja) 情報処理装置
US7240159B2 (en) Data processor having cache memory
US6321314B1 (en) Method and apparatus for restricting memory access
US5371870A (en) Stream buffer memory having a multiple-entry address history buffer for detecting sequential reads to initiate prefetching
US5461718A (en) System for sequential read of memory stream buffer detecting page mode cycles availability fetching data into a selected FIFO, and sending data without aceessing memory
US6356990B1 (en) Set-associative cache memory having a built-in set prediction array
US4392201A (en) Diagnostic subsystem for a cache memory
US5276850A (en) Information processing apparatus with cache memory and a processor which generates a data block address and a plurality of data subblock addresses simultaneously
US5452418A (en) Method of using stream buffer to perform operation under normal operation mode and selectively switching to test mode to check data integrity during system operation
US5051894A (en) Apparatus and method for address translation of non-aligned double word virtual addresses
KR100463205B1 (ko) 시퀀셜 버퍼를 내장하여 디에스피의 데이터 억세스 성능을향상시키는 컴퓨터 시스템 및 그 컴퓨터 시스템의 데이터억세스 방법
US4737908A (en) Buffer memory control system
EP0310446A2 (en) Cache memory management method
JPH0540694A (ja) キヤツシユメモリ装置
JPH04174042A (ja) マルチプロセッサシステム
EP0376253A2 (en) Information processing apparatus with cache memory
JPH04340145A (ja) キャッシュメモリ装置
JPH11296431A (ja) 情報処理装置及びキャッシュメモリのマッピング方法
JPS61239339A (ja) ペ−ジ・デ−タ転送制御方式
JPS62118456A (ja) キヤツシユメモリ
JPH0243692A (ja) マイクロプロセッサ及びそのキャッシュメモリ
JPH0498343A (ja) メモリ制御方式
JPH0282331A (ja) キヤツシュメモリ制御方式
JPH04213133A (ja) 記憶キー制御方式
JPH02268350A (ja) バッファ記憶制御方式