JPH11296431A

JPH11296431A - 情報処理装置及びキャッシュメモリのマッピング方法

Info

Publication number: JPH11296431A
Application number: JP10099580A
Authority: JP
Inventors: Norio Yoshiga; 紀郎吉賀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-10
Filing date: 1998-04-10
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】ダイレクトマッピング方式のキャッシュメモ
リのヒット率を向上させる。【解決手段】物理アドレスレジスタ１２に記憶される
物理アドレスの生成と同時に、排他的論理和回路１４
は、仮想アドレスの仮想ページ番号中のＶＡ［６：５］
とオフセットアドレス中のＶＡ［３：２］とのビット毎
の排他的論理和を求める。求めた結果は、キャッシュラ
インレジスタ１５の上位２ビットに供給される。また、
オフセットアドレス中の下位２ビットＶＡ［１：０］が
キャッシュラインレジスタ１５の下位２ビットに供給さ
れる。これにより、キャッシュメモリ３のラインを選択
するためのインデックスがキャッシュラインレジスタ１
５に記憶される。ＣＰＵ１は、キャッシュラインレジス
タ１５に記憶されているインデックスでキャッシュメモ
リ３にアクセスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置及び
キャッシュメモリのマッピング方法に関し、特にダイレ
クトマッピング方式のキャッシュメモリにおけるものに
関する。

【０００２】

【従来の技術】情報処理装置の記憶装置は、一般に、高
速であるものは高価で容量が少なく、低価格で大容量の
ものは低速である。一方、情報処理装置で扱うプログラ
ムには、参照されたコードやデータ、或いはその付近に
存するコードやデータは、近いうちに参照される可能性
が高いという参照の局所性がある。このため、情報処理
装置では、高速、小容量の記憶装置と低速、大容量の記
憶装置とを階層的に組み合わせて用いている。

【０００３】このような階層的に組み合わされた記憶装
置として、ＣＰＵ（Central Processing Unit）と主記
憶装置との間に、主記憶装置より高速で小容量の緩衝記
憶装置を置くキャッシュメモリがある。キャッシュメモ
リへのマッピングの方法には、ダイレクト方式、フルア
ソシエイティブ方式、セットアソシエイティブ方式など
があるが、この中で、ダイレクト方式は制御が単純であ
るため、特に低価格の情報処理装置で用いられている。

【０００４】従来のダイレクト方式のキャッシュメモリ
を備える情報処理装置では、図６に示すようなキャッシ
ュメモリにおけるラインを選択するためのインデックス
を生成する機構が、ＣＰＵに設けられている。ここで
は、キャッシュメモリのタグを物理タグとする場合を例
とする。

【０００５】図６に示すように、この機構は、仮想アド
レスレジスタ１１と、物理アドレスレジスタ１２と、Ｔ
ＬＢ（アドレス変換バッファ）１３とからなる。また、
キャッシュメモリ３は、１６ラインによって構成されて
いるものとする。この場合、仮想アドレスレジスタ１１
中のＶＡ［３：０］がキャッシュメモリのラインを選択
するためのインデックスとなる。また、ＴＬＢ１３を介
して仮想ページ番号がページフレーム番号に変換され
た、物理アドレスレジスタ１２中のＰＡ［７：０］がキ
ャッシュメモリ３のタグラインとなる。

【０００６】

【発明が解決しようとする課題】上記従来の情報処理装
置では、仮想ページ番号が異なるデータで、仮想アドレ
ス中のオフセットアドレス（対応する物理アドレス中の
オフセットアドレスも同じ）が同一であるデータは、必
ずキャッシュメモリ３の同一のラインに入ることとな
る。

【０００７】このため、情報処理装置が仮想ページアド
レス間でのジャンプが頻繁に起こるようなプログラムを
実行している場合、目的とするデータがキャッシュメモ
リ中に存在しないというキャッシュメモリのミスヒット
が頻繁に生じるようになる。すなわち、従来の情報処理
装置は、このようなプログラムを実行した場合に、キャ
ッシュメモリのヒット率が低くなるという問題があっ
た。

【０００８】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、実質的なダイレクトマッ
ピング方式のキャッシュメモリのヒット率を向上させる
ことができる情報処理装置及びキャッシュメモリのマッ
ピング方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかる情報処理装置は、デー
タが記憶される記憶装置と、該記憶装置に記憶されてい
るデータにアクセスする処理装置と、前記記憶装置に記
憶されているデータの一部が記憶され、前記処理装置が
前記記憶装置よりも高速にアクセスすることが可能なキ
ャッシュメモリとを備える情報処理装置であって、前記
処理装置は、アクセスすべきデータが記憶されている前
記記憶装置中のアドレスを記憶するアドレス記憶手段
と、前記アドレス記憶手段に記憶されているアドレスに
含まれるオフセットアドレスの一部と前記オフセットア
ドレス以外の部分の少なくとも一部を含む前記アドレス
の一部とから、前記キャッシュメモリのラインを選択し
てアクセスするためのインデックスを生成するインデッ
クス生成手段と、を備え、前記インデックス生成手段が
生成したインデックスで前記キャッシュメモリにアクセ
スすることを特徴とする。

【００１０】上記情報処理装置においてインデックス生
成手段によるインデックスの生成には、オフセットアド
レスの一部の他にオフセットアドレス以外のものも用い
られる。このため、仮想ページアドレス間でのジャンプ
が頻繁に起こるようなプログラムの実行時に、実質的に
はダイレクトマッピング方式でもキャッシュメモリのヒ
ット率を向上させることができる。

【００１１】上記情報処理装置において、前記キャッシ
ュメモリは、前記記憶装置中のアドレスに基づいて生成
されるタグをライン毎に記憶しているものとしてもよ
い。この場合、前記処理装置は、前記インデックスに対
応するラインのタグと、前記アドレス記憶手段に記憶さ
れているアドレスに基づいて生成されるタグとを比較
し、比較結果が一致である場合に、前記キャッシュメモ
リの前記インデックスに対応するラインにデータを読み
書きするものとすることができる。

【００１２】上記情報処理装置において、前記インデッ
クス生成手段は、例えば、前記オフセットアドレスの一
部とは異なるオフセットアドレスの他の一部とオフセッ
トアドレス以外の部分の少なくとも一部とに所定の演算
を行う演算手段と、前記演算手段による演算結果を一部
分として記憶し、前記オフセットアドレスの一部を他の
部分として記憶するレジスタとを備えるものとすること
ができる。

【００１３】このような演算手段を設けた場合、前記演
算手段が演算する前記オフセットアドレスの一部と前記
オフセットアドレス以外の部分の少なくとも一部とは、
同一のビット数で構成されていることを好適とする。そ
して、この場合、前記演算手段は、前記オフセットアド
レスの他の一部と前記オフセットアドレス以外の部分の
少なくとも一部との排他的論理和演算をする排他的論理
和演算手段を備えるものとすることができる。

【００１４】また、さらに、前記演算手段は、前記排他
的論理和演算手段の演算結果と前記オフセットアドレス
の一部とをビット毎にいずれかを、外部から供給される
制御信号に従って出力する選択手段を備えるものとする
ことができる。

【００１５】この場合、実行するプログラムのサイズや
ジャンプ命令の頻度に応じて最もヒット率がよくなる状
態でキャッシュメモリを使用することができる。

【００１６】上記情報処理装置において、前記記憶装置
は、例えば、前記処理装置に仮想アドレス空間を提供す
るもの（すなわち、補助記憶装置）としてもよい。ここ
で、上記情報処理装置がページング方式の仮想記憶を実
現するものであるとすれば、前記アドレス記憶手段に記
憶されるアドレスは、前記処理装置がアクセスすべきデ
ータを含む前記前記仮想アドレス空間におけるページを
示す仮想ページ番号を含むものとなる。この場合、前記
インデックス生成手段がインデックスの生成に使用する
前記オフセットアドレス以外の部分の少なくとも一部
は、前記アドレス記憶手段に記憶されているアドレスに
含まれる仮想ページ番号の少なくとも一部からなるもの
とすることができる。

【００１７】上記情報処理装置において、前記記憶装置
は、例えば、複数のバンクに分けられており、前記処理
装置は、アドレス空間識別情報によって前記記憶装置の
複数のバンクを識別するものとしてもよい。ここで、前
記アドレス記憶手段に記憶されるアドレスは、前記処理
装置がアクセスすべきデータを含むバンクを示すアドレ
ス空間識別子を含むものとなる。この場合、前記インデ
ックス生成手段がインデックスの生成に使用する前記オ
フセットアドレス以外の部分の少なくとも一部は、前記
アドレス記憶手段に記憶されているアドレスに含まれる
アドレス空間識別子の少なくとも一部からなるものとす
ることができる。

【００１８】上記目的を達成するため、本発明の第２の
観点にかかるキャッシュメモリのマッピング方法は、処
理装置が記憶装置よりも高速にアクセスすることが可能
なキャッシュメモリへ、前記記憶装置に記憶されている
データをマッピングするためのキャッシュメモリのマッ
ピング方法であって、アクセスすべきデータに対応する
前記記憶装置中のアドレスに含まれるオフセットアドレ
スの一部とオフセットアドレス以外の部分の少なくとも
一部とに所定の演算を行うステップと、演算の結果と、
前記オフセットアドレスの他の一部とから前記キャッシ
ュメモリのラインを選択してアクセスするためのインデ
ックスを生成するステップと、を含むことを特徴とす
る。

【００１９】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００２０】［第１の実施の形態］図１は、この実施の
形態にかかる情報処理装置の構成を示すブロック図であ
る。図示するように、この情報処理装置は、バス０を介
して相互に接続されたＣＰＵ（Central Processing Uni
t）１と、主記憶装置２と、キャッシュメモリ３と、補
助記憶装置４と、入出力インタフェース（Ｉ／Ｆ）５と
を備える。ＣＰＵ１とキャッシュメモリ３との間は、直
接接続もされている。

【００２１】ＣＰＵ１は、２５６ワードの物理アドレス
空間と１０２４ワードの仮想アドレス空間とをサポート
し、主記憶装置２に記憶されているプログラムを実行す
る。ここで、１ワードは、１バイトで構成される。

【００２２】主記憶装置２は、半導体メモリによって構
成され、２５６バイトの物理アドレス空間をＣＰＵ１に
提供する。キャッシュメモリ３は、主記憶装置２よりも
高速の半導体メモリによって構成され、１６バイトのデ
ータ容量を有し、１ラインを１バイトとしている。補助
記憶装置４は、磁気ディスク装置などによって構成さ
れ、１０２４バイトの仮想アドレス空間をＣＰＵ１に提
供する。

【００２３】入出力インタフェース５は、この情報処理
装置と入出力装置との間のデータ転送のインタフェース
となるもので、キーボード、マウスなどの入力装置や、
ディスプレイ、プリンタなどの出力装置が接続される。
入出力インタフェース５は、接続される入出力装置の数
に応じて複数用意されている。

【００２４】ＣＰＵ１は、プログラムの実行時に、仮想
アドレスを物理アドレスに変換する機能と、キャッシュ
メモリのラインを選択するためのインデックスを生成す
る機能とを有する。この機能は、図２に示すように、仮
想アドレスレジスタ１１と、物理アドレスレジスタ１２
と、ＴＬＢ（アドレス変換バッファ）１３と、排他的論
理和回路１４と、キャッシュラインレジスタ１５とによ
って実現される。

【００２５】仮想アドレスレジスタ１１は、プログラム
カウンタ、命令レジスタ中のアドレス部などから供給さ
れた１０ビットの仮想アドレス（ＶＡ［９：０］）を一
時記憶する。物理アドレスレジスタ１２は、仮想ページ
番号がＴＬＢ１３によってページフレーム番号に変換さ
れた８ビットの物理アドレス（ＰＡ［７：０］）を一時
記憶する。物理アドレスの上位６ビットＰＡ［７：２］
が物理タグとしてキャッシュメモリ３のタグラインに記
憶される。

【００２６】ＴＬＢ１３は、仮想アドレスレジスタ１１
に記憶されている仮想ページ番号（ＶＡ［９：５］）を
ページフレーム番号に変換して物理アドレスレジスタ１
２のＰＡ［７：５］に供給する。なお、物理アドレスレ
ジスタ１２中のオフセットアドレスには、仮想アドレス
レジスタ１１中のオフセットアドレスと同一の値が入れ
られる。

【００２７】排他的論理和回路１４は、仮想アドレスの
仮想ページ番号中のＶＡ［６：５］とオフセットアドレ
ス中のＶＡ［３：２］とのビット毎の排他的論理和をと
り、その結果をキャッシュラインレジスタ１５の上位２
ビットに供給する。キャッシュラインレジスタ１５は、
排他的論理和回路１４の出力を上位２ビットとし、仮想
アドレスのオフセットアドレス中の下位２ビットＶＡ
［１：０］を２ビットとする、キャッシュメモリ３のラ
インを選択するためのインデックスを一時記憶する。

【００２８】ＣＰＵ１は、キャッシュラインレジスタ１
５に記憶されたインデックスが示すキャッシュメモリ３
のラインにアクセスし、このラインのタグラインが物理
タグＰＡ［７：２］と一致するかどうかを調べる。一致
する場合は、キャッシュヒットとなり、ＣＰＵ１は、キ
ャッシュメモリ中の対応するデータラインからデータを
読み出す（或いはデータを書き込む）。データの書き込
みの場合は、主記憶装置２の物理アドレスレジスタ１２
に記憶されているアドレスにもデータを書き込む。一致
しない場合は、ミスヒットとなり、ＣＰＵ１は、物理ア
ドレスレジスタ１２に記憶されている主記憶装置２中の
物理アドレスからデータを読み出す（或いはデータを読
み出す）。

【００２９】以下、この実施の形態にかかる情報処理装
置における動作について、説明する。ここでは、ＣＰＵ
１が物理アドレス空間中に存在するデータを読み出す場
合を例として説明する。また、ＣＰＵ１が読み出すデー
タは、少なくとも主記憶装置２には存在するものとし、
補助記憶装置４にはスワップアウトされていないものと
する。

【００３０】命令フェッチ、オペランドフェッチのた
め、ＣＰＵ１が主記憶装置２に格納されているコードや
データを読み出そうとする場合には、読みだそうとする
コードやデータに対応する仮想アドレスが、仮想アドレ
スレジスタ１１に記憶される。

【００３１】仮想アドレスレジスタ１１に仮想アドレス
が記憶されると、ＴＬＢ１３は、仮想アドレス中の仮想
アドレス番号ＶＡ［９：５］をページフレーム番号に変
換し、物理アドレスの上位３ビットＰＡ［７：５］とし
て物理アドレスレジスタ１２に供給する。また、仮想ア
ドレスレジスタ１１に記憶されている仮想アドレス中の
オフセット番号ＶＡ［４：０］は、そのまま物理アドレ
スの下位５ビットＰＡ［４：０］として物理アドレスレ
ジスタ１２に供給される。これにより、物理アドレスが
生成され、物理アドレスレジスタ１２に記憶される。

【００３２】物理アドレスの生成と同時に、排他的論理
和回路１４は、仮想アドレスの仮想ページ番号中のＶＡ
［６：５］とオフセットアドレス中のＶＡ［３：２］と
のビット毎の排他的論理和を求める。求めた結果は、キ
ャッシュラインレジスタ１５の上位２ビットに供給され
る。また、オフセットアドレス中の下位２ビットＶＡ
［１：０］がキャッシュラインレジスタ１５の下位２ビ
ットに供給される。これにより、キャッシュメモリ３の
ラインを選択するためのインデックスがキャッシュライ
ンレジスタ１５に記憶される。

【００３３】次に、ＣＰＵ１は、キャッシュラインレジ
スタ１５に記憶されているインデックスでキャッシュメ
モリ３にアクセスすると共に、物理アドレスレジスタ１
２に記憶されている物理アドレスで主記憶装置２にアク
セスする。このとき、キャッシュメモリ３の方が高速で
あり、ＣＰＵ１は、インデックスが示すライン中のタグ
ラインを読み出し、物理アドレスレジスタ１２に記憶さ
れている物理アドレスの上位６ビットからなる物理タグ
ＰＡ［７：２］と比較する。

【００３４】比較の結果が一致する場合は、ＣＰＵ１
は、キャッシュメモリ３の当該ラインのデータラインか
らデータを読み出し（或いはデータを書き込み）、主記
憶装置２へのアクセス動作を中止する。一方、比較の結
果が一致しない場合は、ＣＰＵ１は、主記憶装置２への
アクセス動作を続行し、主記憶装置２の当該物理アドレ
スからデータを読み出す。

【００３５】以下、この実施の形態にかかる情報処理装
置におけるキャッシュメモリへのマッピングの具体例に
ついて、図３（ａ）〜（ｄ）を参照して説明する。図３
（ａ）〜（ｄ）の例では、仮想アドレスレジスタ１１に
記憶されている仮想アドレス中のオフセットアドレスは
いずれも“＊１０１１”であり、仮想ページ番号はそれ
ぞれ、“＊＊＊００”、“＊＊＊０１”、“＊＊＊１
０”、“＊＊＊１１”である（＊は、０と１とのいずれ
でもよいことを示す）。

【００３６】図３（ａ）に示す例では、排他的論理和回
路１４は、“００”と“１０”とのビット毎の排他的論
理和をとり、結果として“１０”を出力し、キャッシュ
ラインレジスタ１５の上位２ビットに供給する。また、
キャッシュラインレジスタ１５には、オフセットアドレ
スの下位２ビットである“１１”が供給される。これに
より、キャッシュラインレジスタ１５には、インデック
スとして“１０１１”が記憶され、ＣＰＵ１は、キャッ
シュメモリ３のこのインデックスが示すラインにアクセ
スする。

【００３７】図３（ｂ）に示す例では、排他的論理和回
路１４は、“０１”と“１０”とのビット毎の排他的論
理和をとり、結果として“１１”を出力し、キャッシュ
ラインレジスタ１５の上位２ビットに供給する。また、
キャッシュラインレジスタ１５には、オフセットアドレ
スの下位２ビットである“１１”が供給される。これに
より、キャッシュラインレジスタ１５には、インデック
スとして“１１１１”が記憶され、ＣＰＵ１は、キャッ
シュメモリ３のこのインデックスが示すラインにアクセ
スする。

【００３８】図３（ｃ）に示す例では、排他的論理和回
路１４は、“１０”と“１０”とのビット毎の排他的論
理和をとり、結果として“００”を出力し、キャッシュ
ラインレジスタ１５の上位２ビットに供給する。また、
キャッシュラインレジスタ１５には、オフセットアドレ
スの下位２ビットである“１１”が供給される。これに
より、キャッシュラインレジスタ１５には、インデック
スとして“００１１”が記憶され、ＣＰＵ１は、キャッ
シュメモリ３のこのインデックスが示すラインにアクセ
スする。

【００３９】図３（ｄ）に示す例では、排他的論理和回
路１４は、“１１”と“１０”とのビット毎の排他的論
理和をとり、結果として“０１”を出力し、キャッシュ
ラインレジスタ１５の上位２ビットに供給する。また、
キャッシュラインレジスタ１５には、オフセットアドレ
スの下位２ビットである“１１”が供給される。これに
より、キャッシュラインレジスタ１５には、インデック
スとして“０１１１”が格納され、ＣＰＵ１は、キャッ
シュメモリ３のこのインデックスが示すラインにアクセ
スする。

【００４０】以上、図３（ａ）〜（ｄ）に従って説明し
たように、この実施の形態にかかる情報処理装置では、
仮想アドレスレジスタ１１に記憶されている仮想アドレ
ス中のオフセットアドレスがいずれも“＊１０１１”で
ある場合でも、仮想ページ番号の下位２ビットが異なる
と、キャッシュメモリ３の異なるラインにデータが入れ
られることとなる。すなわち、キャッシュメモリ３は、
実質的な４ｗａｙキャッシュとなる。

【００４１】なお、比較例として、このような仮想アド
レスが物理アドレスレジスタ１１に記憶されている場合
を図６に示す従来例に適用した場合について、説明す
る。このような場合は、キャッシュメモリ３のラインを
選択するためのインデックスはいずれも“１０１１”と
なり、各データはすべてキャッシュメモリ３中の同一の
ラインに入れられることとなる。

【００４２】以上説明したように、この実施の形態にか
かる情報処理装置では、ダイレクト方式のマッピングで
も仮想ページ番号に応じて同一のオフセットアドレスを
有するデータをキャッシュメモリ３の異なるラインに入
れることが可能となる。このため、ページ間でのジャン
プ命令が頻発するようなプログラムを実行している場合
であっても、目的とするデータがキャッシュメモリ３に
記憶されている確率が高くなり、ヒット率を従来例に比
べて向上することが可能となる。

【００４３】［第２の実施の形態］この実施の形態にか
かる情報処理装置の構成は、第１の実施の形態にかかる
情報処理装置（図１）と実質的に同一である。但し、こ
の実施の形態にかかる情報処理装置では、ＣＰＵ１が有
するキャッシュメモリのラインを選択するためのインデ
クス生成の機能を実現する手段が、第１の実施の形態の
もの（図２）と異なる。

【００４４】図４は、この実施の形態におけるアドレス
変換及びキャッシュメモリのラインを選択するためのイ
ンデクス生成の機能を実現する手段の構成を示す図であ
り、図２に示す排他的論理和回路１４の代わりに、排他
的論理和回路２１とセレクタ２２とが設けられている。

【００４５】排他的論理和回路２１は、仮想アドレスの
仮想ページ番号中のＶＡ［６：５］とオフセットアドレ
ス中のＶＡ［３：２］とのビット毎の排他的論理和をと
り、その結果をセレクタ２２に供給する。セレクタ２２
は、外部から供給されている制御信号に従って、排他的
論理和回路２１の出力とオフセットアドレス中のＶＡ
［３：２］とのいずれかビット毎に選択し、選択した結
果をキャッシュラインレジスタ１５の上位２ビットに供
給する。

【００４６】キャッシュラインレジスタ１５は、セレク
タ２２の出力を上位２ビットとし、仮想アドレスのオフ
セットアドレス中の下位２ビットＶＡ［１：０］を２ビ
ットとする、キャッシュメモリ３のラインを選択するた
めのインデックスを一時記憶する。

【００４７】以下、この実施の形態にかかる情報処理装
置における動作について、説明する。この実施の形態に
おいて、キャッシュラインレジスタ１５に記憶されるイ
ンデックスの生成以外の動作は、第１の実施の形態のも
のと同一である。

【００４８】インデックスの生成において、セレクタ２
２による選択には、次の３つの場合がある。（１）上位
ビット、下位ビットとも排他的論理和回路１４の出力を
選択する場合。（２）上位ビットが排他的論理和回路１
４の出力を選択し、下位ビットがオフセットアドレス中
のＶＡ［２］を選択する場合。（３）上位ビット、下位
ビットともオフセットアドレス中のＶＡ［３：２］を選
択する場合。なお、セレクタ２２の選択は、実行するプ
ログラムのサイズやページ間ジャンプの頻度などに従っ
て供給される制御信号によって切り替えられる。

【００４９】上記の（１）の場合は、仮想アドレスレジ
スタ１１に記憶されている仮想アドレスに従ってキャッ
シュラインレジスタ１５に記憶されるインデックスは、
第１の実施の形態のものと同一となる。上記の（３）の
場合は、仮想アドレスレジスタ１１に記憶されている仮
想アドレスに従ってキャッシュラインレジスタ１５に記
憶されるインデックスは、従来例のものと同一となる。

【００５０】上記の（２）の場合、排他的論理和回路１
４は、仮想アドレスの仮想ページ番号中のＶＡ［６：
５］とオフセットアドレス中のＶＡ［３：２］とのビッ
ト毎の排他的論理和を求める。求めた結果は、ビット毎
にセレクタ２２に供給される。セレクタ２２は、上位ビ
ットで排他的論理和回路１４の出力を選択し、下位ビッ
トでオフセットアドレス中のＶＡ［２］を選択して、キ
ャッシュラインレジスタ１５の上位２ビットに供給す
る。また、オフセットアドレス中の下位２ビットＶＡ
［１：０］がキャッシュラインレジスタ１５の下位２ビ
ットに供給される。これにより、キャッシュメモリ３の
ラインを選択するためのインデックスがキャッシュライ
ンレジスタ１５に記憶される。

【００５１】上記の（２）の場合にキャッシュラインレ
ジスタ１５に記憶されるインデックスについての具体例
を、図３（ａ）〜（ｄ）のそれぞれに示した仮想アドレ
スが仮想アドレスレジスタ１１に記憶されている場合を
例として説明する。ここで、結果のみ述べると、図３
（ａ）〜（ｄ）のそれぞれで、インデックスは、“１０
１１”、“１０１１”“００１１”、“００１１”とな
る。すなわち、この場合、キャッシュメモリ３は、実質
的な２ｗａｙキャッシュとなる。

【００５２】以上説明したように、この実施の形態にか
かる情報処理装置では、セレクタ２２に供給する制御信
号によってキャッシュメモリ３を、実質的な１，２，４
ｗａｙキャッシュのいずれかに切り替えて使用すること
ができる。このため、ＣＰＵ１が実行するプログラムの
サイズやジャンプ命令の頻度によってキャッシュメモリ
３の使用法を変化させて、キャッシュメモリ３のヒット
率が最もよくなる状態で使用することが可能となる。

【００５３】［第３の実施の形態］この実施の形態にか
かる情報処理装置の構成は、第１の実施の形態にかかる
情報処理装置（図１）の構成と実質的に同一である。但
し、この実施の形態にかかる情報処理装置では、ＣＰＵ
１は、第１の実施の形態と同様に１０２４ワードの仮想
アドレス空間しかサポートしていないが、補助記憶装置
４は、８１９２バイト（ワード）の容量を有し、１０２
４バイトの８つのバンクに分けられている。補助記憶装
置３の容量をすべて使用するため、ＣＰＵ１は、アドレ
ス空間ＩＤによって補助記憶装置３が有する８つのバン
クを切り替える。また、この実施の形態にかかる情報処
理装置では、ＣＰＵ１が有するアドレス変換及びキャッ
シュメモリのラインを選択するためのインデクス生成の
機能を実現する手段が、第１の実施の形態のもの（図
２）と異なる。

【００５４】図４は、この実施の形態におけるアドレス
変換及びキャッシュメモリのラインを選択するためのイ
ンデクス生成の機能を実現する手段の構成を示す図であ
り、図２に示す仮想アドレスレジスタ１１の代わりに、
仮想アドレスレジスタ３１が、ＴＬＢ１３の代わりにＴ
ＬＢ（アドレス変換バッファ）３２が、排他的論理和回
路１４の代わりに排他的論理和回路３３がそれぞれ設け
られている。

【００５５】仮想アドレスレジスタ３１中の仮想ページ
番号及びオフセットアドレス（ＶＡ［９：０］）は、第
１の実施の形態のものと実質的に同一である。仮想アド
レスレジスタ３１中のアドレス空間ＩＤは、ＣＰＵ１が
参照するアドレス空間ＩＤレジスタを兼ねるものであ
る。

【００５６】ＴＬＢ３２は、アドレス空間ＩＤと仮想ペ
ージ番号とを、物理アドレスレジスタ１２中に記憶され
るページフレーム番号に変換する。排他的論理和回路３
３は、アドレス空間ＩＤの下位２ビット［２：０］とオ
フセットアドレス中のＶＡ［３：２］とのビット毎の排
他的論理和をとり、その結果をキャッシュラインレジス
タ１５の上位２ビットに供給する。

【００５７】以下、この実施の形態にかかる情報処理装
置における動作について、説明する。この実施の形態に
おいて、キャッシュラインレジスタ１５に記憶されるイ
ンデックスの生成と、ページフレーム番号への生成以外
の動作は、第１の実施の形態のものと同一である。もっ
とも、ページフレーム番号の生成は、本発明の範囲でな
いので、説明を省略する。

【００５８】物理アドレスの生成と同時に、排他的論理
和回路３３は、仮想アドレスの仮想ページ番号中のＶＡ
［６：５］とアドレス空間ＩＤ中のＡＳＩＤ［１：０］
とのビット毎の排他的論理和を求める。求めた結果は、
キャッシュラインレジスタ１５の上位２ビットに供給さ
れる。また、オフセットアドレス中の下位２ビットＶＡ
［１：０］がキャッシュラインレジスタ１５の下位２ビ
ットに供給される。これにより、キャッシュメモリ３の
ラインを選択するためのインデックスがキャッシュライ
ンレジスタ１５に記憶される。

【００５９】以上説明したように、この実施の形態にか
かる情報処理装置では、ダイレクト方式のマッピングで
もアドレス空間ＩＤに応じて同一のオフセットアドレス
を有するデータをキャッシュメモリ３の異なるラインに
入れることが可能となる。このため、コンテクスト切り
換え時のキャッシュメモリ３のミスヒットを減らすこと
がでる。

【００６０】［実施の形態の変形］上記の第１、２の実
施の形態では、仮想アドレスを１０ビット（仮想アドレ
ス空間を１０２４ワード）、物理アドレスを８ビット
（物理アドレス空間を２５６ワード）としていた。上記
の第３の実施の形態では、３ビットのアドレス空間ＩＤ
を含む仮想アドレスを１１ビット、物理アドレスを８ビ
ットとしていた。キャッシュメモリ３のサイズは、１６
バイトで、１ラインが１バイトとしていた。しかしなが
ら、本発明において、仮想アドレス、物理アドレス或い
はキャッシュメモリのサイズは任意に選ぶことができ
る。また、１ワードの長さも任意である。

【００６１】上記の第１の実施の形態では、仮想アドレ
スのオフセットアドレス中のＶＡ［３：２］と仮想ペー
ジ番号中のＶＡ［６：５］との排他的論理和をとって、
インデックスの上位２ビットとしていた。上記の第３の
実施の形態では、仮想アドレスのオフセットアドレス中
のＶＡ［３：２］とアドレス空間ＩＤ中のＡＳＩＤ
［１：０］との排他的論理和をとって、インデックスの
上位２ビットとしていた。これにより、実質的な４ｗａ
ｙキャッシュの機能を実現していた。

【００６２】また、上記の第２の実施の形態では、仮想
アドレスのオフセットアドレス中のＶＡ［３：２］と仮
想ページ番号中のＶＡ［６：５］との排他的論理和及び
オフセットアドレス中のＶＡ［３：２］をビット毎に選
択して、インデックスの上位２ビットとしていた。これ
により、実質的な１，２，４ｗａｙキャッシュの機能を
実現していた。

【００６３】しかしながら、本発明では、インデックス
の上位ビット数ｎを任意に設定することができる。これ
により、実質的に２ⁿｗａｙキャッシュ（第２の実施の
形態と同様の構成とした場合は、１，２，・・・，２ⁿ
ｗａｙキャッシュ）の機能を実現することができる。

【００６４】上記の第１〜第３の実施の形態では、イン
デックスの上位ビットを求めるために、排他的論理和演
算回路１５、２１で排他的論理和演算を行っていた。し
かしながら、本発明において、インデックスの上位ビッ
トを求めるための演算は、例えば、剰余演算などによっ
て行ってもよい。

【００６５】上記の第１、第２の実施の形態では、排他
的論理和回路１５、２１は、仮想アドレスのオフセット
アドレス中のＶＡ［３：２］と仮想ページ番号中のＶＡ
［６：５］との排他的論理和をとって、キャッシュライ
ンレジスタ１５の上位２ビットに供給していた。上記の
第３の実施の形態では、排他的論理和回路１５は、仮想
アドレスのオフセットアドレス中のＶＡ［３：２］とア
ドレス空間ＩＤ中のＶＡ［１１：１０］との排他的論理
和をとって、キャッシュラインレジスタ１５の上位２ビ
ットに供給していた。しかしながら、このような演算を
行うことなく、仮想ページ番号中のＶＡ［６：５］或い
はアドレス空間ＩＤ中のＶＡ［１１：１０］をそのまま
キャッシュラインレジスタ１５の上位２ビットに供給し
てもよい。

【００６６】上記の第１、第２の実施の形態では、キャ
ッシュメモリ３のタグラインに物理タグを用いるものを
例として説明した。しかしながら、本発明は、キャッシ
ュメモリの論理タグを用いるものにも適用することがで
きる。この場合、キャッシュメモリ３のタグラインに
は、仮想アドレスのうちのＶＡ［９：２］を論理タグと
して格納すればよい。

【００６７】上記の第３の実施の形態では、仮想アドレ
ス空間をアドレス空間ＩＤによって拡張している情報処
理装置におけるキャッシュメモリ３のラインを選択する
ためのインデックスを生成する場合について、説明し
た。しかしながら、本発明は、仮想記憶をサポートして
いないが、アドレス空間ＩＤによって物理アドレス空間
を拡張している情報処理装置にも適用することができ
る。この場合、主記憶装置の異なるバンク間でのジャン
プ命令を多く含むプログラムを実行する場合に、本発明
の効果が発揮される。

【００６８】上記の第１〜第３の実施の形態では、情報
処理装置は、命令キャッシュとデータキャッシュとの区
別が付けられておらず、階層的に構成されていないキャ
ッシュメモリ３を有していた。しかしながら、本発明
は、命令キャッシュとデータキャッシュとの区別が付け
られたキャッシュメモリや、１次キャッシュ、２次キャ
ッシュと階層的に構成されたキャッシュメモリを有する
情報処理装置にも適用することができる。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
情報処理装置が仮想ページアドレス間でのジャンプが頻
繁に起こるようなプログラムの実行時に、実質的にはダ
イレクトマッピング方式でもキャッシュメモリのヒット
率を向上させることができる。

【００７０】また、インデックス生成手段が、排他的論
理和手段と選択手段とを備える構成とした場合には、実
行するプログラムのサイズやジャンプ命令の頻度に応じ
て最もヒット率がよくなる状態でキャッシュメモリを使
用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる情報処理装
置の構成を示すブロック図である。

【図２】本発明の第１の実施の形態におけるアドレス変
換及びキャッシュメモリのラインを選択するためのイン
デクス生成の機能を実現する手段を説明する図である。

【図３】（ａ）〜（ｄ）は、本発明の第１の実施の形態
における具体例を示す図である。

【図４】本発明の第２の実施の形態におけるアドレス変
換及びキャッシュメモリのラインを選択するためのイン
デクス生成の機能を実現する手段を説明する図である。

【図５】本発明の第３の実施の形態におけるアドレス変
換及びキャッシュメモリのラインを選択するためのイン
デクス生成の機能を実現する手段を説明する図である。

【図６】従来例におけるおけるアドレス変換及びキャッ
シュメモリのラインを選択するためのインデクス生成の
機能を実現する手段を説明する図である。

【符号の説明】

０バス１ＣＰＵ２主記憶装置３キャッシュメモリ４補助記憶装置５入出力インタフェース（Ｉ／Ｆ）１１仮想アドレスレジスタ１２物理アドレスレジスタ１３ＴＬＢ（アドレス変換バッファ）１４排他的論理和回路１５キャッシュラインレジスタ２１排他的論理和回路２２セレクタ３１仮想アドレスレジスタ３２ＴＬＢ（アドレス変換バッファ）３３排他的論理和回路

Claims

【特許請求の範囲】

【請求項１】データが記憶される記憶装置と、該記憶装
置に記憶されているデータにアクセスする処理装置と、
前記記憶装置に記憶されているデータの一部が記憶さ
れ、前記処理装置が前記記憶装置よりも高速にアクセス
することが可能なキャッシュメモリとを備える情報処理
装置であって、前記処理装置は、アクセスすべきデータが記憶されている前記記憶装置中
のアドレスを記憶するアドレス記憶手段と、前記アドレス記憶手段に記憶されているアドレスに含ま
れるオフセットアドレスの一部と前記オフセットアドレ
ス以外の部分の少なくとも一部を含む前記アドレスの一
部とから、前記キャッシュメモリのラインを選択してア
クセスするためのインデックスを生成するインデックス
生成手段と、を備え、前記インデックス生成手段が生成したインデックスで前
記キャッシュメモリにアクセスすることを特徴とする情
報処理装置。
【請求項２】前記キャッシュメモリは、前記記憶装置中
のアドレスに基づいて生成されるタグをライン毎に記憶
しており、前記処理装置は、前記インデックスに対応するラインの
タグと、前記アドレス記憶手段に記憶されているアドレ
スに基づいて生成されるタグとを比較し、比較結果が一
致である場合に、前記キャッシュメモリの前記インデッ
クスに対応するラインにデータを読み書きすることを特
徴とする請求項１に記載の情報処理装置。
【請求項３】前記インデックス生成手段は、前記オフセ
ットアドレスの一部とは異なるオフセットアドレスの他
の一部とオフセットアドレス以外の部分の少なくとも一
部とに所定の演算を行う演算手段と、前記演算手段によ
る演算結果を一部分として記憶し、前記オフセットアド
レスの一部を他の部分として記憶するレジスタとを備え
ることを特徴とする請求項１または２に記載の情報処理
装置。
【請求項４】前記演算手段が演算する前記オフセットア
ドレスの他の一部と前記オフセットアドレス以外の部分
の少なくとも一部とは、同一のビット数で構成されてお
り、前記演算手段は、前記オフセットアドレスの他の一部と
前記オフセットアドレス以外の部分の少なくとも一部と
の排他的論理和演算をする排他的論理和演算手段を備え
る、ことを特徴とする請求項３に記載の情報処理装置。
【請求項５】前記演算手段は、前記排他的論理和演算手
段の演算結果と前記オフセットアドレスの一部とをビッ
ト毎にいずれかを、外部から供給される制御信号に従っ
て出力する選択手段を備えることを特徴とする請求項４
に記載の情報処理装置。
【請求項６】前記記憶装置は、前記処理装置に仮想アド
レス空間を提供するものであり、前記アドレス記憶手段に記憶されるアドレスは、前記処
理装置がアクセスすべきデータを含む前記前記仮想アド
レス空間におけるページを示す仮想ページ番号を含み、前記インデックス生成手段がインデックスの生成に使用
する前記オフセットアドレス以外の部分の少なくとも一
部は、前記アドレス記憶手段に記憶されているアドレス
に含まれる仮想ページ番号の少なくとも一部からなるこ
とを特徴とする請求項１乃至５のいずれか１項に記載の
情報処理装置。
【請求項７】前記記憶装置は、複数のバンクに分けられ
ており、前記処理装置は、アドレス空間識別情報によって前記記
憶装置の複数のバンクを識別するものであり、前記アドレス記憶手段に記憶されるアドレスは、前記処
理装置がアクセスすべきデータを含むバンクを示すアド
レス空間識別子を含み、前記インデックス生成手段がインデックスの生成に使用
する前記オフセットアドレス以外の部分の少なくとも一
部は、前記アドレス記憶手段に記憶されているアドレス
に含まれるアドレス空間識別子の少なくとも一部からな
ることを特徴とする請求項１乃至５のいずれか１項に記
載の情報処理装置。
【請求項８】処理装置が記憶装置よりも高速にアクセス
することが可能なキャッシュメモリへ、前記記憶装置に
記憶されているデータをマッピングするためのキャッシ
ュメモリのマッピング方法であって、アクセスすべきデータに対応する前記記憶装置中のアド
レスに含まれるオフセットアドレスの一部とオフセット
アドレス以外の部分の少なくとも一部とに所定の演算を
行うステップと、演算の結果と、前記オフセットアドレスの他の一部とか
ら前記キャッシュメモリのラインを選択してアクセスす
るためのインデックスを生成するステップと、を含むこ
とを特徴とするキャッシュメモリのマッピング方法。