JPH10269141A

JPH10269141A - プロセッサボード回路

Info

Publication number: JPH10269141A
Application number: JP9077639A
Authority: JP
Inventors: Takashi Okada; 崇岡田; Yasushi Ogura; 康司小倉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-28
Filing date: 1997-03-28
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】論理アドレス６Ｖでアクセスされる構成要素を
含んだプロセッサボード回路に関し、キャッシュの記憶
内容と主メモリの記憶内容を一致させることを意識する
ことなく、または従来のユニットの変更が少なく、直接
メモリアクセスを可能とするメモリ管理を行うことを課
題とする。【解決手段】バス変換部１０が、入出力装置側の物理ア
ドレス６Ｑをプロセッサ側の物理アドレス６Ｐ及び論理
アドレス６Ｖに変換し、メモリ管理部が、該第１のバス
の論理アドレス６Ｖと物理アドレス６Ｐの下位ビットを
一致させる。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明はプロセッサボード回
路に関し、特に論理アドレスでアクセスされる構成要素
を含んだプロセッサボード回路に関するものである。

【０００１】通常、メモリは階層化して管理される。メ
モリの階層化は、メモリの参照の局所性を利用して、ア
クセス時間や容量の異なるキャッシュ、主メモリ、ディ
スク装置等で構成されたメモリの高速化と大容量化を実
現する手段として現在のコンピュータシステムに必要不
可欠な技術である。

【０００２】キャッシュは、主メモリの上位階層レベル
に位置し、プロセッサと主メモリの処理速度の差を吸収
する高速メモリであり、キャッシュの記憶内容が更新さ
れた場合、主メモリの対応するメモリの内容も適宜更新
する一致制御が必要である。

【０００３】また、メモリの階層化の一つとしての仮想
記憶は、主メモリと２次記憶装置（ハードディスク等）
とで代表される記憶階層の２レベルを自動的にメモリ管
理して複数のプロセスの実行を可能にするものである。
仮想記憶の下ではプロセッサが生成した論理（仮想）ア
ドレスをハードウェアとソフトウエアの協調により主メ
モリをアクセスする物理アドレスに変換するアドレス変
換（メモリマッピング）が必要である。

【０００４】従って、プロセッサボード回路を改造する
場合、キャッシュの一致制御、及び仮想記憶機構のアド
レス変換が必要になる。

【０００５】

【従来の技術】図９は、従来のプロセッサボード２０の
回路構成を示しており、同図（１）において、バス６ａ
にはプロセッサ１ａ、主メモリ２、ＳＣＳＩインタフェ
ース３、ＬＡＮインタフェース４、及びバス制御部５が
接続されている。

【０００６】プロセッサ１ａにはＣＰＵ１２、メモリ管
理部７、キャッシュ１１が含まれ、主メモリ２はメモリ
制御部２ａとメモリ２ｂで構成され、インタフェース３
にはハードディスク等（図示せず）が接続される。

【０００７】メモリ管理部７は、キャッシュ１１、主メ
モリ２、及びハードディスクを階層化して管理し、入出
力装置であるインタフェース３と４は入出力制御装置８
によって制御される。

【０００８】同図（２）は、同図（１）におけるプロセ
ッサ１ａのチップバス６ａと異なるバス６を有するプロ
セッサ１と交換したプロセッサボード２０の構成例を示
している。また、バス６ａがバス６が変更されたため、
メモリ制御部２ａ、インタフェース３と４、バス制御部
５等のハードウェアは新しいものに変更し、さらにメモ
リ管理部７やデバイスドライバを含む制御部８の改造も
行わなければならない。なお、変更を要するユニットは
網掛で示されている。

【０００９】次に、従来のプロセッサボード回路を図１
０〜１２に基づいて説明する。図１０は、プロセッサボ
ード２０のプロセッサ１を、少ない回路変更で交換する
ことが可能な回路構成例を示している。ボード２０にお
いては、バス６とバス６ａを相互に変換するバス変換部
１０が追加され、プロセッサ１にバス６を介して主メモ
リ２とバス変換部１０が接続され、このバス変換部１０
にバス６ａを介してインタフェース３と４バス制御部５
が接続されている。

【００１０】回路変更時、バス６ａに接続された各ユニ
ットは変更する必要がないので、バス６とこのバス６に
接続されたプロセッサ１、メモリ制御部２ａ、及びメモ
リ管理部７を変更すれば良いことになる。

【００１１】図１１は、バス変換部１０によるアドレス
変換例を示しており、プロッセサ側のバス６は論理（仮
想）アドレス６Ｖと物理アドレス６Ｐとで構成され、入
出力装置側のバス６ａは物理アドレス６Ｑのみで構成さ
れている。

【００１２】バス変換部１０は、バス６の物理アドレス
６Ｐのみをそのままバス６ａの物理アドレス６Ｑとして
出力するとともに、バス６ａの物理アドレス６Ｑをバス
６の物理アドレス６Ｐと論理アドレス６Ｖとして出力す
る。

【００１３】図１２は、キャッシュ１１の構成例を示し
ており、キャッシュ１１はキャッシュタグ１１Ｃとブロ
ック１１Ｂで構成されている。キャッシュ１１は論理ア
ドレス６Ｖによってプロセッサ１からアクセスされよう
になっており、ｊビットのインデックス６Ｉに基づいて
キャッシュライン＃ｉにおけるキャッシュタグ１１Ｃ
（主メモリの物理アドレスを格納した部分）が指定さ
れ、ｋビットのオフセット（バイト選択）６Ｆに基づい
てブロック１１Ｂ内のデータ部が決定される。

【００１４】

【発明が解決しようとする課題】上記のような従来のプ
ロセッサボード回路において、主メモリと入出力装置と
の間でプロセッサを介さずにデータを送受信する直接メ
モリアクセス（ＤＭＡ：Direct Memory Access、以下、
ＤＭＡと称することがある）を行う場合、キャッシュの
論理アドレス６Ｖのバス６には、バス６ａの物理アドレ
ス６Ｑが流れるためキャッシュ１１の内容と主メモリ２
の内容の一致制御はできない。

【００１５】従って本発明は、論理アドレスでアクセス
される構成要素を含んだプロセッサボード回路におい
て、キャッシュの記憶内容と主メモリの記憶内容を一致
させることを意識することなく、または従来のユニット
の変更が少なく、直接メモリアクセスを可能とするメモ
リ管理を行うことを課題とする。

【００１６】

【課題を解決するための手段】

〔１〕上記の課題を解決するため、本発明に係るプロセ
ッサボード回路は、物理アドレスと論理アドレスとで構
成される第１のバスに接続されるプロセッサ及び主メモ
リと、該プロセッサに含まれ論理アドレスでアクセスさ
れるキャッシュと、物理アドレスで構成される第２のバ
スに接続される入出力装置と、該第１及び第２のバスに
接続され該第１のバスの物理アドレスを該第２のバスの
物理アドレスに変換し該第２のバスの物理アドレスをそ
れぞれ該第１のバスの物理アドレス及び論理アドレスに
変換するバス変換部と、該第１のバスの論理アドレスと
物理アドレスの下位ビットを一致させるメモリ管理部と
を備えたことを特徴とする。

【００１７】すなわち、図１２において示したように、
キャッシュ１１と主メモリ２の内容を一致させるために
は、メモリ管理部７は、キャッシュライン＃ｉを選択す
るために必要な論理アドレス６Ｖ中のインデックス６Ｉ
のｊビットを知ればよい。

【００１８】本発明に係るプロセッサボード回路におい
ては、上記の性質を利用するとともに、バイトを選択す
るに必要なオフセット６Ｆのｋビットも考慮して、論理
アドレスと物理アドレスの下位ｍビット（＝ｊビット＋
ｋビット）を一致するようにメモリ管理を行う。

【００１９】図１（１）は、プロセッサボード２０にお
ける通常のプログラム実行時のメモリ空間を示してお
り、プロセッサ１側の論理アドレス６Ｖと物理アドレス
６Ｐにそれぞれに対応する論理アドレス空間１３と物理
アドレス空間１４、及びバス変換部１０において物理ア
ドレス６Ｐをそのまま通過させた物理アドレス６Ｑに対
応する物理アドレス空間２１とで構成されている。従
って、アドレス空間１４と２１は同じ大きさとなる。

【００２０】次に、論理アドレス６Ｖと物理アドレス６
Ｐとの下位ｍビットを一致させるメモリ管理例としてマ
ッピングの手順示す。

【００２１】まず、論理メモリ１３の空きを探してメ
モリ領域１３ａを取得する。次に、取得した論理メモ
リ領域１３ａのビットパターンと下位ｍビットが同一と
なるように物理メモリ領域１４ａを取得する。取得し
た論理メモリ領域１３ａに、取得した物理メモリ領域１
４ａをマッピングする。

【００２２】ここで、アドレス空間１３と１４は、１ペ
ージが上記のｍビットのアドレスで示されるページで分
割されているとすれば、下位ｍビットを同じにするとい
うことは、例えば論理アドレス空間１３の１ページのメ
モリ領域１３ａと物理アドレス空間１４の１ぺージのメ
モリ領域１４ａを対応付けることである。

【００２３】このようなメモリ管理を行えば、物理アド
レスの下位ｍビットから論理アドレスの下位ｍビットを
知ることができ、物理アドレスのみでキャッシュとメモ
リの一致制御がハードウェアで可能となる。

【００２４】一方、同図（２）は、例えばＤＭＡのよう
に入出力装置側でアドレスバスを制御される時のメモリ
空間を示しおり、物理アドレス６Ｑが物理アドレス６Ｐ
及び論理アドレス６Ｖとして出力されいるため、物理ア
ドレス空間２１、物理アドレス空間１４、及び論理アド
レス空間１３は同じ大きさのメモリ空間であり、且つ全
ビットは互いに一致している。

【００２５】従って、図１１において、旧システムの入
出力装置側バス６ａが物理アドレス６Ｑしか出力されな
いバスであっても、バス変換部１０において該物理アド
レスに等しい論理アドレスと物理アドレスを新システム
のプロセッサ側バス６に出力すれば、プロッセサ１の管
理下にない物理アドレス６Ｑを用いて、主メモリ２と入
出力装置間のデータ転送を行うＤＭＡを実行しても正し
いキャッシュラインを選択することができ、ハードウェ
ア的にキャッシュの一致制御を行うことができる。

【００２６】〔２〕また本発明に係るプロセッサボード
回路２０は、メモリ管理部が、論理メモリと物理メモリ
を別々に確保し且つ該論理メモリのアドレスと該物理メ
モリのアドレスの各下位ビットを一致させることができ
ない場合においても、主メモリ２上にキャッシュ１１が
記憶対象としないメモリ領域を確保し、以て該メモリ領
域と入出力装置間の直接メモリアクセスを行ってもよ
い。

【００２７】図１（１）において、メモリ管理部７が論
理メモリと物理メモリを別々に確保するインタフェース
を有する場合（論理メモリ１３ｂの先頭アドレスをユー
ザが、例えばページ＃０の中央の値のアドレスを指定す
る場合は）、（１）物理メモリ１４ｂを確保し、（２）
この物理メモリ１４ｂを、アドレスが確定されている論
理メモリ１３ｂにマッピングすることになる。

【００２８】この場合は、物理アドレス１４ｂと論理ア
ドレス１３ｂの下位ｍビットのパターンを同一にするこ
とができないため、上記の本発明〔１〕で示された物理
アドレスのみでキャッシュとメモリの一致制御をハード
ウェアで行うことは不可能となる。

【００２９】そこで、本発明に係るプロセッサボード回
路は、図２及び３に示すシステム空間１５又はユーザ空
間１６にキャッシュ１１が乗らないメモリ領域１５ａ
（ユーザ空間部１６におけるメモリ領域は省略されてい
る）を確保し、このメモリ領域１５ａ上のバッファ１７
ｃと入出力装置間の（ａ１）ＤＭＡ転送を行う。

【００３０】すなわち、キャッシュ１１に記憶されない
メモリ領域１５ａを用いたＤＭＡであるため、キャッシ
ュと主メモリの内容が一致するか否かを意識する必要は
ない。

【００３１】〔３〕また本発明に係るプロセッサボード
回路は、メモリ管理部が論理メモリと物理メモリを別々
に確保し且つ該論理メモリのアドレスと該物理メモリの
アドレスの各下位ビットを一致させることができない場
合、キャッシュの無効化を実行した後に、入出力装置か
らシステム空間へ直接メモリアクセスを行う指示を行
い、該直接メモリアクセス終了後に、該キャッシュの無
効化を行う入出力制御部を持つことができる。

【００３２】図２は、本発明に係るプロセッサボード回
路の動作の手順を示しており、入出力装置３からシステ
ム空間１５の受信バッファ１７ａへＤＭＡを行う場合
は、まず、（ａ２）入出力制御部８は、ＤＭＡの受信バ
ッファ１７ａを、「キャッシュ無効化命令」を実行し、
（ｂ２）入出力装置３は、受信バッファ１７ａにデータ
をＤＭＡ転送し、転送が終了した後、（ｃ２）入出力制
御部８は、ＤＭＡの受信バッファ１７ａに対して「キャ
ッシュの無効化命令」を再度実行する。

【００３３】すなわち、キャッシュ１１を無効化して、
送信されたデータがキャッシュにのらないようにした
後、該データを入出力装置３から主メモリ２上の受信バ
ッファ１７ａへＤＭＡ転送を行う。

【００３４】そして、転送中に何らかの誤りでアクセス
がある場合を想定して、データがキャッシュにのらない
ことを保証するため、転送完了後、キャッシュ１１の無
効化を行い、主メモリ２上のバッファ１７ａからデータ
が必ず読み出されるようにする。

【００３５】〔４〕また本発明に係るプロセッサボード
回路は、メモリ管理部が論理メモリと物理メモリを別々
に確保し且つ該論理メモリのアドレスと該物理メモリの
アドレスの各下位ビットを一致させることができない場
合、送信データが該キャッシュにライトされた後、該キ
ャッシュのライトバックを行ったとき、該主メモリのシ
ステム空間から該入出力装置への直接メモリアクセスを
行う指示を出す入出力制御部を持つことができる。

【００３６】図３は、本発明に係るプロセッサボード回
路の原理動作を示しており、システム空間１５の送信バ
ッファ１８ａから入出力装置３へＤＭＡを行う場合は、
まず（ａ４）ソフトウェアの指示に基づいてＣＰＵ１２
は、送信データをキャッシュ１１に書き込む、（ｂ４）
入出力制御部８は、送信バッファ１８ａを、「キャッシ
ュのライトバック」命令により主メモリ２の送信バッフ
ァ１８ａへ書き戻し、（ｃ４）入出力制御部８は、入出
力装置３に対して送信バッファ１８ａからデータを受信
するＤＭＡ転送を指示を行う。

【００３７】すなわち、手順（ａ４）において、送信デ
ータは送信バッファ（キャッシュ１１上）に書き込まれ
る。手順（ｂ４）において、送信データ（キャッシュ１
１上）が主メモリ２上の送信バッファ１８ａに書き込ま
れて、送信すべきデータが送信バッファ１８ａ上に全て
書き込まれたことになる。手順（ｃ４）で送信バッファ
１８ａの送信データが入出力装置３にＤＭＡ転送され
る。

【００３８】〔５〕また本発明では、上記〔３〕におい
て、システム空間の代わりにユーザ空間を用いて、入出
力制御部が入出力処理要求時に該ユーザ空間の番号をセ
ーブし、該空間番号を指定してキャッシュの無効化を実
行した後、該入出力装置から該ユーザ空間へ直接メモリ
アクセスを行い、さらに、該空間番号を指定してキャッ
シュの無効化を行うことができる。

【００３９】図２において、入出力装置３からユーザ空
間１6の受信バッファ１７ｂへＤＭＡを行う場合は、ま
ず、（ａ３）入出力制御部８は、入出力処理を要求する
時に空間番号＃ｎをセーブし、（ｂ３）ＤＭＡの受信バ
ッファ１７ｂを、「キャッシュ無効化（空間指定）」に
より無効化し、（ｃ３）入出力装置３は、受信バッファ
１７ｂにデータをＤＭＡ転送し、（ｄ３）入出力制御部
は、主メモリの受信バッファ１７ｂに対して「キャッシ
ュの無効化」を行う。

【００４０】すなわち、ユーザ空間は変化して他のユー
ザの空間となる可能性があるため、自己の空間であるこ
とを保証するために空間指定を行うこと以外はシステム
空間への送信の場合と同じである。

【００４１】〔６〕また本発明では、上記〔４〕におい
て、システム空間の代わりにユーザ空間を用いて、該入
出力制御部が入出力処理要求時に該ユーザ空間の番号を
セーブし、送信データを該キャッシュにライトした後、
該空間番号を指定したキャッシュのライトバックを行っ
たとき、該主メモリの該ユーザ空間から該入出力装置へ
直接メモリアクセスを行うことができる。

【００４２】図３において、ユーザ空間１６の受信バッ
ファ１８ｂから入出力装置３へＤＭＡを行う場合は、ま
ず、（ａ５）入出力制御部は、入出力処理を要求する時
に空間番号をセーブし、さらに、（ｂ５）入出力制御部
は送信データを送信バッファ（キャッシュ上）に書き込
み、（ｃ５）送信バッファ（キャシュ上）のデータを、
「キャッシュのライトバック（空間指定）」命令により
主メモリ２上の送信バッファ１８ａへ書き戻し、（ｄ
５）入出力装置３は、送信バッファ１８ａからデータを
ＤＭＡ転送で受信する。

【００４３】自己の空間であることを保証するために空
間指定を行うこと以外は、システム空間からの送信の場
合と同じである。

【００４４】

【発明の実施の形態】図４は、本発明に係るプロセッサ
ボード回路におけるメモリ管理部７の実施例を示してい
る。この実施例では、キャッシュ１１、プロセッサ１の
アドレスバス６、及び内部のプロセッサアドレス（バ
ス）１９等の基本的な要素と、２者択一式のマルチプレ
クサ（ＭＵＸ）１１ｄ〜１１ｆと、比較器（ＣＯＭＰ）
１１ｇと、ＡＮＤ回路１１ｈと、アドレス変換バッファ
（ＴＬＢ：Translation Lookaside Buffer、図示せず）
とで構成されている。

【００４５】プロセッサアドレスバス１９は、ビット番
号０〜４のバイト選択アドレス１９ａ、ビット番号５の
キャッシュサブブロック選択アドレス１９ｂ、ビット番
号６〜１７のキャッシュ選択アドレス１９ｃ、及びビッ
ト番号１８〜３１のアドレス１９ｄで構成された３２ビ
ットの論理アドレスバスである。

【００４６】プロセッサ１側のアドレスバス６は、ビッ
ト番号５のキャッシュサブブロック選択アドレス６ｂと
ビット番号６〜１１のアドレス６ｃとビット番号１２〜
３５のアドレス６ｄとから成る物理アドレス６Ｐ、及び
ビット番号４６〜５１の論理アドレス６Ｖで構成されて
いる。

【００４７】なお、アドレスバス１９のビット番号１２
〜１７は、アドレスバス６の論理アドレス６Ｖのビット
番号４６〜５１に対応している。

【００４８】キャッシュ１１は、キャッシュタグエント
リ１１Ｃと２つのサブブロックから成る６４バイトのキ
ャッシュライン１１Ｂとで構成され、論理アドレスでア
クセスされる２５６Ｋバイトのキャッシュである。

【００４９】キャッシュタグエントリ１１Ｃは、２４ビ
ットの物理アドレス（３５：１２）６ｄとサブブロック
が有効か否かを示すフラグＶ₀，Ｖ₁等を記憶している。

【００５０】なお、キャッシュ１１の構成は、各ブロッ
クのキャッシュ上の位置が一意に決められるダイレクト
マップ方式を採用している。

【００５１】アドレス変換バッファＴＬＢでは、プロセ
ッサ１の内部において、論理アドレス１９を物理アドレ
スに変換し、アドレスバス６の物理アドレス６Ｐとして
出力するとともに、上位ビット（ビット番号１２〜３
５）を、ＭＵＸ１１ｆに入力している。

【００５２】以下に、プログラム実行中のキャッシュの
アクセス及び一致制御（キャッシュと主メモリの内容の
一致）の動作例を説明する。

【００５３】まず、プログラム実行中のＭＵＸ１１ｄ，
１１ｅ，及び１１ｆは、それぞれサブブロック選択アド
レス１９ｂ、ライン選択アドレス１９ｃ、及び物理アド
レス６ｄを選択する。

【００５４】１２ビットのキャッシュ選択アドレス１９
ｃは、ＭＵＸ１１ｅを介してキャッシュ１１のキャッシ
ュラインを指定し、このキャッシュラインのキャッシュ
タグ１１Ｃに記憶された２４ビットの物理アドレス（３
５：１２）は、比較器１１ｇに入力される。

【００５５】一方、アドレス変換器ＴＬＢで論理アドレ
ス１９から変換された上位２４ビットの物理アドレス
（ビット番号１２〜３５）は、ＭＵＸ１１ｆを介して比
較器１１ｇに入力される。

【００５６】比較器１１ｇは、入力された２つ物理アド
レスを比較した後、比較結果をＡＮＤ回路１１ｈに入力
する。

【００５７】一方、サブブロック選択アドレス１９ｂ
は、ＭＵＸ１１ｄを介してキャッシュ１１に入力され、
サブブロックのフラグＶ₀又はＶ₁のいずれかを選択す
る。選択されたフラグはＡＮＤ回路１１ｈに入力され
る。

【００５８】ＡＮＤ回路１１ｈは、フラグが“有効”を
示し、上記の比較結果が“一致”を示すときキャッシュ
ヒット信号を出力する。

【００５９】このヒット信号を受けてプロセッサ１は、
バイト選択アドレス１９ａを用いてブロック内の必要な
データにアクセスする。

【００６０】例えば、プロセッサアドレス１９で指定さ
れるアドレスが“０ｘ０００００Ｆ０５”番地であると
き、バイト選択アドレス１１ａは２進数で“００１０
１”であり、ブロック選択アドレスは２進数で“０”で
あり、ライン選択アドレス１９ｃは２進数で“００００
００１１１１００”である。従って、６０番目のキャッ
シュラインがインデックスされ、サブブロック０の５番
目のバイトが選択される。なお、キャッシュ１１におけ
る記憶の単位はサブブロックである。

【００６１】プロセッサ１がデータの書き込みを行うと
きは、とりあえずキャッシュ１１にだけ書き込む。従っ
てキャッシュ１１と主メモリ２の内容が一致しなくな
る。

【００６２】そこで、このデータが書き込まれたブロッ
クがキャッシュ１１から追い出されるとき、主メモリ２
にブロック単位で書き戻し（キャッシュのライトバッ
ク）を行う一致制御を実行する。

【００６３】次に、キャッシュ一致制御（キャッシュと
主メモリの内容の一致）の動作を、アドレスが外部の入
出力装置によって管理されるＤＭＡにおける場合を例
（論理アドレスと物理アドレスを一致させる例）にとっ
て説明する。

【００６４】ＤＭＡの実行中は、アドレスバス６には、
バス変換部１０からの論理アドレス（ビット番号４６〜
５１）６Ｖ及び物理アドレス６Ｐが入力される。

【００６５】そして、ＭＵＸ１１ｄ，１１ｅ，及び１１
ｆは、それぞれサブブロック選択アドレス６ｂ、物理ア
ドレス６ｃを下位６ビットとし論理アドレス６Ｖを上位
６ビットとする計１２ビット、及び物理アドレス６ｄを
選択する。

【００６６】上述したように、ハードウェアによる一致
制御を可能とするためには、論理アドレスと物理アドレ
スの各下位ｍビット（図１２参照）が一致するようにメ
モリ管理すればよい。ここで、下位ｍビットは、図４で
示せば、物理アドレスバス６Ｐのビット番号０〜１７で
示される１８ビットである。

【００６７】プロセッサ１は、仮想記憶機構としてペー
ジング方式を採用しており、メモリを１ページ＝４０９
６（＝２¹²）バイトで管理している。従って、下位ｍ＝
１８ビットにおける、論理アドレスと物理アドレスの下
位１２ビットは一致している。

【００６８】このように仮想記憶のメモリ管理により下
位１２ビットは一致しているから、下位１８ビットから
下位１２ビットを除いた６ビットの物理アドレス６Ｐに
おけるビット番号１２〜１７と論理アドレス６Ｖにおけ
るビット番号４６〜５１を一致するように物理ページを
メモリ管理すればよい。

【００６９】この、物理ページの管理方式として（１）
ページチェーン方式、及び（２）ビットマップサーチ方
式がある。

【００７０】（１）ページチェーン方式これは、キューを構成して物理メモリをページ単位でチ
ェーンした管理方式である。ただし、１つのキューにチ
ェーンするのではなく、ページ先頭アドレスのビット番
号１２〜１７のビットパターンに対応した、０〜（２
^(m-12)−１）のキューに振り分けてチェーンする。

【００７１】そして、後述する「最初に取り出すキュー
位置」から、まず１つの物理ページを取得し、以下、キ
ュー位置を１つずつずらして物理ページを必要なページ
分だけ取得する。空きキューに当たった場合、当該ビッ
トパターンを持つ物理ページは存在しないためメモリ不
足エラーとする。

【００７２】図５は、本方式のチェーン構造例を示して
おり、キュー９は＃０〜＃６３（＝２^(18-12)−１）の
計６４個のキューで構成されている。例えば、キュー＃
２は、ビット番号１１〜１７のビットパターンが“００
００１０”であるキューである。

【００７３】そして、キュー＃０には、ビットパターン
が同じである物理ページ１９ａ、１９ｂがチェーンさ
れ、キュー＃１、＃２、＃３、＃４、＃５、…、＃６３
には、物理ページ１９ｃ、ページ１９ｄ及び１９ｅ、ペ
ージ１４ｆ、ページ１９ｇ〜１９ｉ、ページ１９ｊ〜１
９ｌ、…、ページ１９ｚがそれぞれチェーンされてい
る。

【００７４】このキュー９から「最初に取り出す物理ペ
ージのキュー位置ｉ」は、次式（１）で計算できる。ｉ＝(要求する先頭アドレス＆０ｘ０００３Ｆ０００）＞＞１２ −(空き物理メモリの先頭アドレス＆０ｘ０００３Ｆ０００）＞＞１２・・・・・・式（１）

【００７５】ここで、（空き物理メモリの先頭物理アド
レス）＝０ｘ００００Ｃ０００（要求する先頭論理アドレス）＝０ｘ００５０Ｆ０００とすれば、式（１）は次式（２）となる。ｉ＝０ｘ０Ｆ−０ｘ０Ｃ＝０ｘ３・・・・・・式（２）

【００７６】すなわち、一致させるべきビット（ビット
番号１２〜１７）を取り出すため、まず「要求先頭アド
レス」と「空き物理メモリの先頭アドレス」にそれぞれ
マスク（＝０ｘ０００３Ｆ０００）を掛けるための「ビ
ット毎の論理積演算」を行い、さらに、その演算結果に
それぞれ１２ビット（１ページ対応するビット数で既に
一致している）分だけ右シフトして空きビットには０を
充填する「右シフト演算」を行う。そして、このシフト
演算結果の差を求めて最初のオフセットｉ＝３を得る。

【００７７】例えば、上記の例で要求される物理メモリ
のサイズが６２ｋバイトである場合は、１ページが４０
９６バイトであるから、キュー９から６２ページを取得
しなければならない。

【００７８】そこで、メモリ管理部７は、キュー９のキ
ュー＃３からページ１９ｆ、キュー＃４からページ１９
ｇを取得し、以下、同様にして取得ページ数が必要な６
２ページになるまで取得を行えばよい。ただし、キュー
＃６３の次はキュー＃０に戻ってページ１９ｂを取得す
る。

【００７９】この結果、物理アドレスと論理アドレスの
下位１８ビットが一致した連続した物理メモリ６２ｋバ
イトが確保できる。なお、途中で空きキューがある場
合、物理メモリの確保は失敗とする。

【００８０】上記の例において、要求された物理メモリ
のサイズが１００バイトの場合、キューのページ１９ｃ
の次は空きであるため６３番目のページは取得できず物
理メモリの確保は失敗となる。

【００８１】（２）ビットマップサーチ方式これは、物理メモリをページ単位のビットマップにより
管理する。すなわち、まず、空き物理メモリの先頭ア
ドレスをビット０として、以降１ページ（＝４０９６バ
イト）単位を１ビットとしたビットマップを構成する。
指定されたオフセット位置からビットの検出を開始す
る。適合するビットを検出するとサーチビット幅がと
れるか否かを確認し可能であればメモリを取得する。
取得できない場合は次のオフセット位置にスキップし
て，に戻り動作を繰り返す。

【００８２】図６は、（１）ビットマップサーチ方式に
おけるビットマップの構成例を示しており、１つの×印
は、１つの物理ページを示している。ビット０は空き物
理メモリの先頭ページを示し、ビットｉ、ｊ、ｋは、取
得する最初のページの候補位置（オフセット位置）を示
している。

【００８３】以下に、最初の「オフセット位置ｉ」を取
得する演算例を示す。例えば、（空き物理メモリの先頭
物理アドレス）＝０ｘ００００Ｃ０００、（要求する先
頭論理アドレス）＝０ｘ００５０Ｆ０００の場合、ペー
ジチェーン方式における式（１）と同じ次式（３）から
オフセット位置ｉが演算できる。

【００８４】ｉ＝(要求する先頭アドレス＆０ｘ０００３Ｆ０００）＞＞１２ −(空き物理メモリの先頭アドレス＆０ｘ０００３Ｆ０００）＞＞１２・・・・・・式（３）この演算結果としてｉ＝３が得られる。

【００８５】従って、ビットマップの３ビット目から物
理メモリの１回目の検出を開始すればよい。

【００８６】また、１回目の検出に失敗した場合、１８
ビットの上位６ビットを一致させるのであるから、６ビ
ット離れた位置、すなわちインデックス値で２⁶＝６４
ビット離れた位置から２回目の検索を開始すればよい。

【００８７】従って、図８におけるｉ，ｊ，ｋ，…の関
係は次式（４）、（５）で示される。ｊ＝ｉ＋６４＝３＋６４＝６７・・・・・式（４）ｋ＝ｊ＋６４＝１２１・・・・・式（５）

【００８８】このビットマップ方式には既存部分とのイ
ンタフェースやメモリ管理方法、メモリ効率の兼ね合い
で、以下に示す２つの方式がある。

【００８９】方式２−：論理アドレスと物理アドレス
の下位１８ビットが一致し、さらに物理アドレスが連続
している。ビットマップとして連続ビットが取得できな
い場合は取得不可とする。

【００９０】例えば、上記のビットマップサーチの例で
要求される物理メモリのサイズが４００ｋバイトである
場合は、１ページが４０９６バイトであるから、ビット
マップから１００ビットを取得しなければならない。

【００９１】そこで、ビットマップ上で検出したビット
位置から１００ビットを連続して取得できるか否か確認
し、可能であれば物理メモリを確保し、確保できなけれ
ば６４ビット離れた次の位置で同様に確認を行い、以下
同様にしてサーチして行く。そして一周して確保できな
い場合は物理メモリの取得不可とする。

【００９２】方式２−：論理アドレスと物理アドレス
の下位１８ビットが一致するのみで、物理アドレスの連
続は問わない。ビットマップをサーチするとき、必要な
ビットパターンをもつ物理メモリを可能な限りサーチす
る。サーチ結果として、物理アドレスが不連続となって
もよい。

【００９３】上記の例と同様に１００ビットを取得しな
ければならない場合、１００ビットをビットマップ上で
必ずしも連続して取得しなくてもよい。例えば、ビット
３の位置で連続して５０ビットしか取れなかった場合、
さらに６４ビットを加えたビット６７の位置から検索を
続行して残りの５０ビットを取得する。このようにして
も、下位１８ビットの論理アドレスと物理アドレスを一
致させることができる。

【００９４】なお、要求されるビット幅（物理メモリの
サイズ）がｊ−ｉ＝６４より広い場合は、次のオフセッ
ト位置までスキップしなければならない。

【００９５】以下に、図７、及び図８を用いて、入出力
装置３とメモリ空間（システム空間１５又はユーザ空間
１６）とのＤＭＡの動作手順を説明する。

【００９６】図７は、図２に示した本発明に係るプロセ
ッサボード回路の実施例（１）を示しており、プロセッ
サ１、主メモリ２、入出力装置３、及び入出力制御装置
８で構成されている。

【００９７】プロッセッサ１はキャッシュ１１とＣＰＵ
１２とで構成され、メモリ管理部７が提供するメモリ空
間は、システム空間１５及びユーザ空間１６に分割さ
れ、各空間には、受信バッファ１７ａ、１７ｂがそれぞ
れ設定されている。

【００９８】入出力制御装置８は、ＣＰＵ１２の制御命
令を受ける制御レジスタ（ＣＣＷ）１３及び，動作状態
を示す状態レジスタ（ＣＳＷ）１４を内蔵している。

【００９９】まず、メモリ管理部７（図１参照）は、機
能〜を持ち、これらの機能の実現方法を以下に示
す。なお、プロセッサ１は「キャッシュのライトバック
及び無効化」のハード機能を有している。

【０１００】「キャッシュに記憶されないメモリ領域
の確保（非キャッシュ属性のメモリプール生成）」：通
常のメモリプール生成を行ったものについて、キャッシ
ュ非対象となるように、各論理ページの管理表上のキャ
ッシュ対象ビットをキャッシュ不可とする。

【０１０１】「キャッシュのライトバック及び無効
化」：プロセッサ１のハード機能を直接使用する。

【０１０２】「キャッシュのライトバック及び無効化
（空間指定）」：実現方法は、と同じ。

【０１０３】「キャッシュの無効化」：（ａ）キャッ
シュのタグ１１Ｃを読み出す。（ｂ）読み出したタグの
有効ビットＶ₀，Ｖ₁を無効にする。（ｃ）無効化したタ
グ１１Ｃを書き戻す。

【０１０４】「キャッシュの無効化（空間指定）」：
実現方法は、と同じ。

【０１０５】「キャシュのライトバック」：プロセッ
サ１にはハード的に本機能はないが、用途として必要な
機能は「キャッシュのライトバック」であり、無効化が
行われても構わないため、「キャッシュのライトバック
及び無効化」で実現する。「キャシュのライトバック（空間指定）」：実現方法
は、と同じ。

【０１０６】上記の機能を用いて、入出力装置３からシ
ステム空間１５の受信バッファ１７ａへのＤＭＡの動作
手順（ａ１）〜（ｆ１）を説明する。

【０１０７】まず、手順（ａ１）においてＣＰＵ１２
は、「キャッシュの無効化」を行う。次に、手順（ｂ
１）においてＣＰＵ１２は、入出力制御装置のＣＣＷ１
３に受信バッファ１７ａの先頭アドレスと送信データの
バイト数を指定した「受信バッファへのデータ送信命
令」を送る。

【０１０８】手順（ｃ１）において入出力装置３から受
信バッファ１７ａにデータが転送される。手順（ｄ１）
においてＣＰＵ１２は、送信の終了の報告を受けて受信
バッファ１７ａへのデータ送信結果をＣＳＷ１４を参照
してチェックする。

【０１０９】以下に、入出力装置３からユーザ空間１６
の受信バッファ１７ｂへのＤＭＡの動作手順（ａ２）〜
（ｆ２）を説明する。

【０１１０】入出力処理要求時にユーザ空間をセーブ
し、「キャッシュの無効化」を空間指定で行うこと以
外は、上記のシステム空間１５の受信バッファ１７ａへ
のＤＭＡの場合と同様である。

【０１１１】すなわち、手順（ａ２）において空間番号
のセーブを行う。以下の手順（ｂ２）〜（ｆ２）は、上
記の手順（ａ１）〜（ｅ１）と空間指定のあるか否か以
外は同じである。

【０１１２】図８は、図３に示した本発明に係るプロセ
ッサボード回路の実施例（２）を示しており、回路構成
は図７と同様である。

【０１１３】以下に、入出力装置３へシステム空間１５
の送信バッファ１８ａからデータをＤＭＡする動作手順
（ａ３）〜（ｅ３）を説明する。

【０１１４】まず、手順（ａ３）においてＣＰＵ１２
は、キャッシュ１１に送信データを書き込む。次に、手
順（ｂ３）においてＣＰＵ１２は、「主メモリにライ
トバック」を行い、キャッシュ１１上の送信データを主
メモリ２の送信バッファ１８ａに書き込む。

【０１１５】手順（ｃ３）においてＣＰＵ１２は、入出
力制御装置のＣＣＷ１３に送信バッファ１８ａの先頭ア
ドレスと送信データのバイト数を指定した「送信バッフ
ァからのデータ送信命令」を送る。

【０１１６】手順（ｄ３）において入出力装置３へ送信
バッファ１８ａからデータが転送される。手順（ｅ３）
においてＣＰＵ１２は、送信の終了の報告を受けて送信
バッファ１８ａからデータ送信結果をＣＳＷ１４を参照
してチェックする。

【０１１７】入出力装置３へユーザ空間１６の送信バッ
ファ１８ｋから送信データをＤＭＡする動作手順（ａ
４）〜（ｆ４）を説明する

【０１１８】入出力処理要求時にユーザ空間をセーブ
し、「キャッシュのライトバック」を空間指定を行う
こと以外は、上記のシステム空間１５の送信バッファ１
８ａへのＤＭＡの場合と同様である。

【０１１９】すなわち、まず、手順（ａ４）において、
「空間番号のセーブ」を行う。そして、以下の手順（ｂ
４）〜（ｆ４）は、手順（ｃ４）において「空間指定」
のあるか否か以外は、上記の手順（ａ３）〜（ｅ３）と
同じである。

【０１２０】結果として、主メモリ２とキャッシュ１１
との内容を異ならせることなく、外部の入出力制御装置
８のアドレス指定によるＤＭＡを行うことができる。

【０１２１】

【発明の効果】以上説明したように、本発明に係るプロ
セッサボード回路によれば、第１及び第２のバスに接続
されバス変換部が、該第１のバスの物理アドレスを該第
２のバスの物理アドレスに変換し該第２のバスの物理ア
ドレスをそれぞれ該第１のバスの物理アドレス及び論理
アドレスに変換し、メモリ管理部が、該第１のバスの論
理アドレスと物理アドレスの下位ビットを一致させるよ
うに構成したので、キャッシュの記憶内容と主メモリの
記憶内容を一致させることを意識することなく、ハード
ウェア上でキャッシュの一致制御が可能となる。

【０１２２】一方、該下位のビットを一致できない場
合、該主メモリ上に該キャッシュが記憶対象としないメ
モリ領域を確保するか、又は、該キャッシュの無効化を
実行した後に、入出力装置からシステム空間への直接メ
モリアクセスを行う指示を出し、該直接メモリアクセス
終了後に、該キャッシュの無効化を行うか、又は、送信
データが該キャッシュにライトされた後、該キャッシュ
のライトバックを行ったとき、該主メモリのシステム空
間から該入出力装置への直接メモリアクセスを行う指示
を出すようにすることで、従来のユニットの変更が少な
く直接メモリアクセスが可能となりプロセッサボード回
路の設計の効率化を図ることが可能となった。

【図面の簡単な説明】

【図１】本発明に係るプロセッサボード回路における仮
想記憶での物理アドレスと論理アドレスのマッピング例
を示した図である。

【図２】本発明に係るプロセッサボード回路におけるソ
フトウェア制御によるＤＭＡ転送の原理動作（１）を示
すブロック図である。

【図３】本発明に係るプロセッサボード回路におけるソ
フトウェア制御によるＤＭＡ転送の原理動作（２）を示
すブロック図である。

【図４】従来及び本発明に係るプロセッサボード回路に
おけるプロセッサの実施例を示すブロック図である。

【図５】本発明に係るプロセッサボード回路における下
位ビット一致制御の実施例であるページチェーン方式を
説明するための図である。

【図６】本発明に係るプロセッサボード回路における下
位ビット一致制御の実施例であるビットマップサーチ方
式を説明するための図である。

【図７】本発明に係るプロセッサボード回路における特
にＤＭＡ転送時のキャッシュ一致制御の実施例（１）を
示す図である。

【図８】本発明に係るプロセッサボード回路における特
にＤＭＡ転送時のキャッシュ一致制御の実施例（２）を
示す図である。

【図９】従来のプロセッサボード回路の構成例（１）を
示したブロック図である。

【図１０】従来のプロセッサボード回路の構成例（２）
を示したブロック図である。

【図１１】従来例（２）によるプロセッサボード回路の
バス変換部によるアドレス変換を示したブロック図であ
る。

【図１２】従来のプロセッサボード回路におけるキャッ
シュメモリの構成例を示したブロック図である。

【符号の説明】

１，１ａプロセッサ２主メモリ２ａメモリ制御部２ｂメモリ３ＳＣＳＩインタフェース（入出力装置）４ＬＡＮインタフェース（入出力装置）５バス制御部６，６ａバス６Ｖ論理アドレス６Ｐ，６Ｑ物理アドレス６Ｒプロセッサアドレス６Ｉインデックス６Ｆオフセット７メモリ管理部８入出力制御部９キュー１０バス変換部１１キャッシュ１１Ｃキャッシュタグ１１Ｂブロック１１ｄ，１１ｅ，１１ｆマルチプレクサ１１ｇ比較器１１ｈＡＮＤ回路１２中央処理部（ＣＰＵ）１３，１３ａ，１３ｂ論理メモリ、論理アドレス空間１４，１４ａ，１４ｂ，２１物理メモリ、物理アドレ
ス空間１５システム空間１５ａメモリ領域１６ユーザ空間１７ａ，１７ｂ受信バッファ１８ａ，１８ｂ送信バッファ１９ａ〜１９ｚ物理ページ２０プロセッサボード図中、同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】物理アドレスと論理アドレスとで構成され
る第１のバスに接続されるプロセッサ及び主メモリと、該プロセッサに含まれ論理アドレスでアクセスされるキ
ャッシュと、物理アドレスで構成される第２のバスに接続される入出
力装置と、該第１及び第２のバスに接続され該第１のバスの物理ア
ドレスを該第２のバスの物理アドレスに変換し該第２の
バスの物理アドレスをそれぞれ該第１のバスの物理アド
レス及び論理アドレスに変換するバス変換部と、該第１のバスの論理アドレスと物理アドレスの下位ビッ
トを一致させるメモリ管理部と、を備えたことを特徴とするプロセッサボード回路。
【請求項２】請求項１において、該メモリ管理部が、論理メモリと物理メモリを別々に確
保し且つ該論理メモリのアドレスと該物理メモリのアド
レスの各下位ビットを一致させることができない場合、
該主メモリ上に該キャッシュが記憶対象としないメモリ
領域を確保し、以て該メモリ領域と入出力装置間の直接
メモリアクセスを可能にすることを特徴としたプロセッ
サボード回路。
【請求項３】請求項１において、該メモリ管理部が論理メモリと物理メモリを別々に確保
し且つ該論理メモリのアドレスと該物理メモリのアドレ
スの各下位ビットを一致させることができない場合、該
キャッシュの無効化を実行した後に、該入出力装置から
システム空間への直接メモリアクセスを行う指示を出
し、該直接メモリアクセス終了後に、該キャッシュの無
効化を行う入出力制御部を有することを特徴とするプロ
セッサボード回路。
【請求項４】請求項１において、該メモリ管理部が論理メモリと物理メモリを別々に確保
し且つ該論理メモリのアドレスと該物理メモリのアドレ
スの各下位ビットを一致させることができない場合、送
信データが該キャッシュにライトされた後、該キャッシ
ュのライトバックを行ったとき、システム空間から該入
出力装置への直接メモリアクセスを行う指示を出す入出
力制御部を有することを特徴としたプロセッサボード回
路。
【請求項５】請求項３において、該システム空間の代わりにユーザ空間を用い、該入出力
制御部が入出力処理要求時に該ユーザ空間の番号をセー
ブし、該空間番号を指定してキャッシュの無効化を実行
した後、該入出力装置から該ユーザ空間へ直接メモリア
クセスを行い、さらに、該空間番号を指定してキャッシ
ュの無効化を行うことを特徴としたプロセッサボード回
路。
【請求項６】請求項４において、該システム空間の代わりにユーザ空間を用い、該入出力
制御部が、入出力処理要求時に該ユーザ空間の番号をセ
ーブし、送信データを該キャッシュにライトした後、該
空間番号を指定したキャッシュのライトバックを行った
とき、該主メモリの該ユーザ空間から該入出力装置へ直
接メモリアクセスを行うことを特徴としたプロセッサボ
ード回路。