JPH01106149A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 記憶の階層制御を採用したマイクロプロセッサ等におけ
る情報処理装置、特に、アドレス変換テーブルのキャッ
シング方式の改良に関し、最適なアドレス変換テーブル
のキャッシング方式を選択してＣＰＵの性能を向上せし
めることを目的とし、 主記憶装置ＭＳＵ、主記憶装置をバッファリングするキ
ャッシュ、および主記憶装置およびキャッシュを制御す
るメモリ制御装置ＭＣＵを具備し、メモリ制御装置が、
論理アドレスＬＡと物理アドレスＲＡとの変換対を記憶
するアドレス変換バッファＴＬＢと、前記主記憶装置に
格納されたアドレス変換テーブルにより論理アドレスＬ
Ａを物理アドレスＲＡに変換する動的アドレス変換部Ｄ
ＡＴとを具備する情報処理装置であって、主記憶装置を
アクセスするために論理アドレスによりアドレス変換バ
ッファをアクセスするアドレス変換バッファアクセス手
段と、アドレス変換バッファにミスヒントしたときに動
的アドレス変換部を動作させるアドレス変換処理手段と
、動的アドレス変換部の出力に応じてキャッシュのアド
レス変換テーブルをアクセスするキャッシュアクセス手
段と、主記憶装置のアドレス変換テーブルの内容をキャ
ッシュにキャッシングするか否かを指定するキャッシン
グ指定手段と、キャッシュにミスヒツトしたときにあっ
てキャッシングが指定されているときには、動的アドレ
ス変換部の出力に応じた主記憶装置のエントリを読出す
と共に当該エントリを含むブロックをキャッシュにキャ
ッシングする第１の読出手段と、キャッシュにミスヒツ
トしたときにあってキャッシングが指定されていないと
きには、動的アドレス変換部の出力に応じた主記憶装置
のエントリを読出す第２の読出手段と、第１もしくは第
２の読出手段により読出されたエントリによりアドレス
変換バッファを更新するアドレス変換バッファ更新手段
と、を具備するように構成する。

〔卒業上の利用分野〕

本発明は、記憶の階層制御を採用したマイクロプロセッ
サ等における情報処理装置、特に、アドレス変換テーブ
ルのキャッシング方式の改良に関する。

〔従来の技術〕

情報処理プロセッサにおいて、第８図に示すように、プ
ログラムで指定する論理アドレス（ＬＡ）と、主記憶装
置のハードウェアで定まる物理アドレス（ＲＡ）とを区
別し、論理アドレスを物理アドレスに写像するアドレス
変換が広く行われている。このアドレス変換は、第９図
に示すように、主記憶装置をアクセスする度に主記憶装
置上に置かれた複数段（第９図ではＮ段）のアドレス変
換テーブルをひくことにより実現され、そのためのハー
ドウェアは動的アドレス変換機構（ＤＡＴ）と呼ばれる
。各段のテーブルをひく時のインデックスには、論理ア
ドレスの一部が用いられる。このアドレス変換テーブル
は、論理アドレス空間におかれる場合も物理アドレス空
間に置かれる場合もある。

しかし、主記憶装置をアクセスする度に主記憶装置上の
テーブルをひいていては遅いので、中央処理装置（ＣＰ
Ｕ）に付属するメモリ制御装置にアドレス変換バッファ
（ＴＬＢ）と呼ばれる論理アドレスと物理アドレスとの
複数の変換対を記憶しておくバッファが用意される。Ｔ
ＬＢの構成方法については、いくつかの方式があるが、
以下での説明に用いるのは、第１０図のようなセットア
ソシアティブ方式のＴＬＢである。この方式のＴＬＢは
同じ大きさのＭ個たとえば４個のランダムアクセスメモ
リ　（ＲＡＭ）に別れ、それぞれウェイと呼ばれる。論
理アドレスレジスタから読出すアドレスごとに各ウェイ
は論理アドレスフィールドと物理アドレスフィールドを
格納し、各ウェイがアドレス変換を行う論理アドレスの
一部をアドレスしてアクセスされる。各ウェイから読出
された論理アドレスフィールドは、論理アドレスの対応
する部分と比較され、一致したウェイがあると（ヒツト
）、そのウェイの物理アドレスフィールドを用いて物理
アドレスが生成される。一致するウェイが一つもない場
合（ミスヒツト）は、ＴＬＢミスと呼ばれ、前述したよ
うに主記憶装置中のアドレス変換テーブルがひかれる、
すなわち、ＤＡＴが動作する。

他方、主記憶装置は高速且つ大容量であることが好まし
いが、一般に、高速なものは容量は小さく、大容量のも
のは低速である。そこで、速度、容量が異なる記憶装置
を接続して階層構成とすると共に、プログラムの実行時
にアクセス・が局所化している（ローカルティがある）
ことを考慮して、頻雑に使用される情報群を高速小容量
のもの（たとえばキャッシュ）に、あまり使用されない
情報群を低速大容量のもの（たとえば主記憶装置）に割
当てる階層制御がある。

上述の階層制御に葛いては、データが階層制御されると
共に、アドレス変換テーブルも階層制御される。つまり
、主記憶装置上のデータエントリがキャッシュにキャッ
シングされると共に、主記憶装置上のアドレス変換テー
ブルエントリもキャッシュにキャッシングされる。

さてここで、アドレス変換テーブルエントリのキャッシ
ングについて２通りの方法が考えられる。

方法Ａ：キャッシュ上でアドレス変換テーブルを読出そ
うとした時にキャッシュミスした（キャッシュ中にその
アクセスしたエントリがなかった）場合に、そのエント
リを含むキャッシュの１ブロツクを主記憶装置よりキャ
ッシュに読出す（すなわちＭＯＶＥ　−ＩＮする）方法
。

方法Ｂ：キャッシュ上でアドレス変換テーブルを読出そ
うとした時にキャッシュミスしても、読もうとしたエン
トリのみを読出すのみで、キャッシュの更新はしない方
法。

方法Ａは、ＴＬＢミスの確率が大きい場合、アドレス変
換テーブルの読み出しがキャッシュにヒツトする可能性
が高いので、ＤＡＴ処理が高速である。しかし、ＴＬＢ
ミスの確率が小さい場合には、ＭＯＶ！’　−ＩＮ　し
ても、そのアドレス変換テーブルエントリのあるキャッ
シュブロックは再びアクセスされる前にキャッシュから
追い出されてしまうため、ＭＯＶＥ　−ＩＮが無駄にな
ってしまう。ＴＬＢミスした場合には、そのアクセスは
キャッシュでもミスヒツトし、ＤＡＴ処理に続いてメモ
リアクセスを必要とする可能性が高い。しかし、ＭＯＶ
Ｅ　−ＩＮしている間は他のメモリアクセスが行えない
ため、結果としてＣＰＵの処理が遅らされることになる
。

また、無駄なＭＯＶＥ　−ＩＮのためにキャッシュのヒ
ツト率が落ち、主記憶装置へのアクセス量が増える。

特に、マイクロプロセッサ内にＤＡＴとキャッシュを内
蔵する場合、キャッシュの容量が比較的小さいため、無
駄なＭＯＶＢ　−ＩＮが性能に与える悪影響が大きい。

一方、方法Ｂは、方法Ａと逆の性質を示す。すなわち、
ＴＬＢミスする確率が小さい場合には、方法Ａのような
無駄なメモリアクセスはない。しかし、ＴＬＢミスする
確率が高い場合には、そのたびにアドレス変換テーブル
の段数だけのメモリアクセスが必要となるため、ＤＡＴ
処理が遅く、従って、ＣＰＵの性能も低下してしまう。

〔発明が解決しようとする問題点〕

ＴＬＢのミスヒツト率は、ハードウェアのみならず、走
らせるソフトウェアによって大きく変化する。従って、
上記方法Ａと方法Ｂのどちらが優れているかは、ソフト
ウェアによって決まる。ところが、従来の方法では、方
法Ａか方法Ｂのどちらかであることがハードウェアによ
って規定されてしまっているため、ソフトウェアに応じ
て最適なアドレス変換テーブルのキャッシング方式を選
択できず、この結果、ＣＰＵの性能の低下を招くという
問題点があった。

従って、本発明の目的は、最適なアドレス変換テーブル
のキャッシング方式を選択してＣＰＵの性能を向上せし
めることにある。

ｃ問題点を解決するための手段〕 上述の問題点を解決するための手段は第１図に示される
。すなわち、主記憶装置ＭｓＵ、主記憶装置をバッファ
リングするキャッシュ、および主記憶装置およびキャッ
シュを制御するメモリ制御装置ＭＣＵを具備し、メモリ
制御装置が、論理アドレスＬＡと物理アドレスＲＡとの
変換対を記憶するアドレス変換バッファＴＬＢと、主記
憶装置に格納されたアドレス変換テーブルにより論理ア
ドレスＬＡを物理アドレスＲＡに変換する動的アドレス
変換部ＤＡＴとを具備する情報処理装置において、アド
レス変換バッファ（ＴＬＢ）アクセス手段は主記憶装置
をアクセスするために論理アドレスＬＡによりアドレス
変換バッファＴＬＢをアクセスする。なお、論理アドレ
スＬＡは図示しない中央処理装置（ＣＰ　Ｕ）から送出
される。この結果、アドレス変換バッファＴＬＢにミス
ヒツトしたときに、アドレス変換処理手段は動的アドレ
ス変換部ＤＡＴを動作させ、キャッシュアクセス手段は
動的アドレス変換部ＤＡＴの出力に応じてキャッシュの
アドレス変換テーブルをアクセスする。他方、キャッシ
ング指定手段は主記憶装置のアドレス変換テーブルの内
容をキャッシュにキャッシング（ＭＯＶＥ　−ＩＮ）す
るか否かを指定する。

キャッシュアクセス手段によるキャッシュにミスヒツト
したときにあって前記キャッシングが指定されている時
には、第１の読出手段は主記憶装置の動的アドレス変換
部ＤＡＴの出力に応じたエントリを読出すと共に当該エ
ントリを含むブロックをキャッシュにキャッシング（Ｍ
ＯＶＩＥ　−ＩＮ＞する。

また、キャッシュアクセス手段によるキャッシュにミス
ヒツトしたときにあって前記キャッシングが指定されて
いないときには、第２の読出手段は主記ｉ！装置の動的
アドレス変換部ＤＡＴの出力に応じたエントリを読出す
。そして、アドレス変換バッファ更新手段は第１もしく
は第２の読出手段により読出されたエントリによりアド
レス変換バッファを更新するものである。

なお、アドレス変換バッファアクセス手段によりアドレ
ス変換バッファＴＬＢにヒツトした場合には、アドレス
変換バッファＴＬＢの物理アドレスＲＡによりキャッシ
ュもしくは主記憶装置ＭＳＵのデータがアクセスされる
。また、キャッシュアクセス手段によりキャッシュにヒ
ツトした場合には、キャッシュのアドレス変換テーブル
の内容がアクセスされ、これにより、アドレス変換バッ
ファＴＬＢが更新される。

〔作　用〕

上述の手段によれば、ＴＬＢミスし且つキャッシュミス
した場合には、ＣＰＵのプロセッサ状態語ＰＳＷもしく
は他のレジスタに設けられたキャッシング指定手段によ
り、アドレス変換テーブルの主記憶装置からキャッシュ
へのｌ’１ＯＶｕ　−ＩＮが行われるか否かが指定され
る。つまり、アドレス変換テーブルのＭＯＶＥ　−ＩＮ
の可否はメモリ制御装置ＭＣＵの外部からソフトウェア
により指定される。

〔実施例〕

第２図は本発明に係る情報処理装置の一実施例を示すブ
ロック図である。第２図において、１はＣ，Ｐ　Ｕであ
って、プロセッサ状態語（レジスタ）ＰＳＷを備えてい
る。２は低速且つ大容量の主記憶装置、３は高速且つ小
容量のキャッシュであり、メモリ階層をなしている。主
記憶装置２およびキャッシュ３はメモリ制御装置４によ
り制御される。

メモリ制御装置４は、論理アドレスＬＡと物理アドレス
ＲＡとの変換対を記憶するアドレス変換バッファ　（Ｔ
ＬＢ）４１および動的アドレス変換部（ＤＡＴ）４２を
備えている。アドレス変換バッファ２１はたとえば第１
０図に示す構成をなしている。

通常、ＣＰＵ１がメモリをアクセスする場合には、ＣＰ
Ｕ１が論理アドレスＬＡを出力し、メモリ制御装置４の
アドレス変換バッファ　（ＴＬＢ）４１によって物理ア
ドレスＲＡに変換される。この物理アドレスＲＡを用い
てキャッシュ３がひかれる。キャッシュ３にヒツトしな
い場合には主記憶装置２がアクセスされる。

アドレス変換が２段とし、１段目で指定される範囲をセ
クション、２段目で指定される範囲をページと呼ぶ。た
とえば、第４図に示すように、３２ビツトアドレスの上
位１０ビツトでセクション番号Ｓｌを指定し、次の１０
ビツトでセクション内のページ番号ＰＩを指定する。残
りの１２ビットはアドレス変換の影響を受けないアドレ
ス部分である。この時のアドレス変換テーブルは第５図
のようになる。アドレス変換テーブルベースレジスタＡ
ＴＴＢＲはメモリ制御装置４内の制御レジスタでセクシ
ョンテーブルの先頭を示す。ＤＡＴ処理時に、セクショ
ンテーブルのエントリＳＴＥは、八ＴＴＢＲの指すアド
レスからＳＩ番目のエントリが読まれる。さらに、ＳＴ
Ｅ中で指定されるページテーブルの先頭からＰＩ番目の
、ページテーブルエントリＰＴＥが読み込まれ、ＰＴＥ
に書かれているアドレスが物理アドレスの上位２０ビ、
トとして使用される。

ＴＬＢエントリの論理アドレスフィールドには、そのエ
ントリの示す論理アドレスの上位２０ビツトからＴＬＢ
のＲＡＭを読み出すのにアドレスとして使用される部分
を除いた部分が格納されている。また、ＴＬＢエントリ
の物理アドレスフィールドには、そのエントリの示す物
理アドレスの上位２０ビツトが格納されている。

アドレス変換テーブルのキャッシング方式を指定するた
めのＡＴＣ制御信号を設けである。ＡＴＣ制御信号は、
情報処理プロセッサのプロセッサ状態語ＰＳＷ１１の内
容、または５．プロセッサ内の他の制御レジスタの内容
により指定される。

ＡＴＣ信号は、すべてのアドレス変換段に共通に方式Ａ
／方弐Ｂの選択を指定する場合（ＡＴＣが１ピント）や
アドレス変換の各段について方式Ａ／方弐Ｂを指定する
場合（ＡＴＣがＮビット）があるが、ここでは、ＡＴＣ
信号が２ビ・７トの場合を考える。すなわち、その１ビ
ツトはセクションテーブルエントリをキャッシュするか
否かを示しくＡＴＣ−３とする）、他の１ビツトはペー
ジテーブルエントリをキャッシュするか否かを示す（Ａ
ＴＣ−Ｐとする）。なお、ＰＳＷはプログラムから変更
可能である。

第２図のメモリアクセス動作を第５図のフローチャート
を参照して説明する。なお、アドレス変換テーブルは物
理空間（Ｍ　Ｓ　Ｕ、キャッシュ）にあり、ＤＡＴは、
上述のごとく、メモリ制御装置４にあるものとする。

ステップ５０１では、アクセスしようとする論理アドレ
スＬＡによりアドレス変換バッファ　（ＴＬＢ）４１を
アクセスする。この結果、ＴＬＢにヒントしたときは、
ステップ５０２にてＴＬＢの物理アドレスＲＡによりキ
ャッシュ３をひく。この結果、キャッシュにヒツトした
ときには、キャッシュ３の該当エントリのデータが読出
され、ＣＰＵ１に送出され、ステップ５０４にてこのル
ーチンは終了する。他方キャッシュにヒツトしなかった
ときには、主記憶装置２がアクセスされ、該当エントリ
のデータが読出され、ＣＰＵＩに送出される。

なお、キャッシュ３にヒツトしなかった場合には、必要
に応じてＬ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　
Ｕｓｅｄ）法でキャッシュ３のブロックが主記憶装置２
にＭＯＶＥ　−ＱｔｌＴされ、次いで、上述の該当エン
トリを含むブロック全体が主記憶装置２からキャッシュ
３へＭＯＶＥ−ＩＮされる。

ステップ５０１にてＴＬＢミスしたときにはステップ５
０５〜５１５が実行される。

ステップ５０５では、論理アドレスＬＡのＳｌフィール
ドの値にＳＴＥの大きさを掛け、その結果をＡＴＴＢＲ
に加え、ＬＡに対応するＳＴＥのアドレス（ＳＴＥＡと
する）を得る。次に、ステップ５０６にて、ＳＴＥを読
出すために、５ＴＥＡをアドレスとしてキャッシュ３に
アクセス要求する。この時、メモリ制御装置４からキャ
ッシュ３に対する制御信号の一つであるキャッシュ可能
信号ＣＡには、ＡＴＣ−３信号を出力する。この結果、
キャッシュ３にヒツトした場合には、キャッシュされて
いるデータがそのままキャッシュ３からメモリ制御装置
４に送出され、ステップ５１０に進む。他方、キャッシ
ュ３にヒツトしなかったときには、ステップ５０７にて
主記憶装置２の該当エントリからデータが読出され、メ
モリ制御装置４に送出される。

さらに、ステップ５０８にて、制御信号ＣＡのＡＴＣ−
８信号がキャッシング可を示しているか否かを判別し、
キャッシング可のときのみ、ステップ５０９に進み、主
記憶装置２の上述の該当エン）　ＩＪを含むブロック全
体がキャッシュ３にＭＯＶＥ　−ＩＮされる。

ステップ５１０では、論理アドレスＬＡのＰＩフィール
ドの値にＰＴＥの大きさを掛け、その結果を今読み出し
たＰＴＨにあるページテーブルのベースアドレスに加え
、ＬＡに対応するＰＴＥのアドレス（ＰＴＥＡとする）
を得る。次に、ステップ５１１にて、ＰＴＥを読出すた
めに、ＰＴＥＡをアドレスとしてキャッシュ３にアクセ
ス要求する。この時、メモリ制御装置４からキャッシュ
３に対する制御信号の一つであるキャッシュ可能信号Ｃ
Ａには、ＡＴＣ−Ｐ信号を出力する。この結果、キャッ
シュ３にヒツトした場合には、キャッシュされているデ
ータがそのままキャッシュ３からメモリ制御装置４に送
出され、ステップ５１５に進む。他方、キャッシュ３に
ヒツトしなかったときには、ステップ５１２にて主記憶
装置２の該当エントリからデータが読出され、メモリ制
御装置４に送出される。さらに、ステップ５１３にて、
制御信号ＣＡのＡＴＣ−Ｐ信号がキャッシング可を示し
ているか否かを判別し、キャッシング可のときのみ、ス
テップ５１４に進み、主記憶装置２の上述の該当エント
リを含むブロック全体がキャッシュ３にＭＯＶＥｉＮさ
れる。

ステップ５１５では、メモリ制御装置４は、論理アドレ
スＬＡとＰＴＥの内容をもとにアドレス変換対を生成し
、アドレス変換バッファ４１に登録し、ステップ５０１
に戻る。

ステップ５０１が再び実行されると、ステップ５１５で
既にアドレス変換対が登録されているので、必ずＴＬＢ
ヒツトし、ステップ５０２　、５０３に進み、キャッシ
ュ３もしくは主記憶装置２アクセスがアクセスされ、デ
ータがＣＰＵＩに送出されることになる。

そして、ステップ５０４にてこのルーチンは終了する。

なお、第５図のメモリアクセス手順はファームウェア等
で構成される。

本発明によれば、ＴＬＢのヒツトが低く、アドレス変換
テーブルへのアクセスのローカリティがある場合には、
アドレス変換テーブルのキャッシングを行うように設定
する。たとえば、第６図のように、４バイトＸ６５５３
６個の要素を持つ配列Ｘ。

Ｙ、Ｚ（それぞれ２５６ＫＢ）がメモリ上で隣合ってい
るとする。今、 ｆｏｒ（ｉ＝０；　　　ｉ＜６５５３６；ｉ＋＋）Ｚ［
ｉ　コ　＝Ｘ　　［ｉ］　　＋Ｙ　　［ｉ］　　；とい
う、Ｃ言語の実行が行なわれると仮定する。

また、ハードウェアの方は、ＴＬＢをひく時のアドレス
が論理アドレスのＰＩの下位６ビソトで、ＴＬＢが２ウ
エイのセットアソシアティブ方式でリプレースアルゴリ
ズムがＬＲＵ法で構成されていたとする。この時、Ｘ　
［ｉ］　　、Ｙ　［ｉ］　　、　Ｚ［ｉ］は別のページ
にあるが、論理アドレスのＰＩの下位６ビツトは常に一
致するため、ＴＬＢでは、同じセットになる（つまり、
ＴＬＢが同じアドレスでひかれる）。従って、上記プロ
グラムのように、Ｘ　［ｉ］　　、Ｙ　［ｉ］　　、Ｚ
　［ｉ］をこの順にアクセスすると、第７図のように、
必ずＴＬＢミスが起こり、ＣＰＵの性能が低下する。こ
のような場合に、アドレス変換テーブルがキャッシング
されていないと、配列の１要素をアクセスする度に、ア
ドレス変換テーブルを２回ひくため、配列の要素をキャ
ッシングしていない場合で２倍、キャッシングしていて
ヒツト率が高い場合には２×（主記憶のアクセス時間÷
キャッシングのアクセス時間）もの主記憶アクセスが必
要になる。

一般に、主記憶のアクセス時間はキャッシュのアクセス
時間の数倍〜１０数倍である。そこで、このようなプロ
グラムに対しては、ＰＳＷでアドレス変換テーブルのキ
ャッシュを指示する。その結果、ＤＡＴ時の主記憶アク
セスが減り、ＤＡＴの処理時間も短縮される。

他方、通常のプログラムでは、ＴＬＢのヒント率が充分
高いため、アドレス変換テーブルのキャッシングを行う
と、そのＭＯＶＥ−ＩＮは殆ど無駄になるので、キャッ
シングを行わないようにＰＳＷを設定する。

〔発明の効果〕

以上説明したように本発明によれば、アドレス変換テー
ブルのキャッシング方法をソフトウェアから指定できる
ため、ソフトウェアの性質に応じたアドレス変換テーブ
ルのキャッシングを行うことができ、その結果、ＣＰＵ
の性能の低下が避けられる。

【図面の簡単な説明】

第１図は本発明の基本構成を示すブロック図、第２図は
本発明に係る情報処理装置の一実施例を示すブロック図
、 第３図は第２図において論理アドレスから物理アドレス
への変換を示す図、 第４図は第２図におけるアドレス変換テーブルを示す図
、 第５図は第２図のメモリアクセス手順を示すフローチャ
ート、 第６図は第５図におけるキャッシングを行う場合を説明
するためのデータ配列の例を示す図、第７図はＴＬＢエ
ントリの時間変化の例を示す図、 第８図は一般的なアドレス変換を示す図、第９図は一般
的なアドレス変換テーブルを示す図、 第１０図は一般的なアドレス変換バッファを示す回路図
である。 １・・・ＣＰＵ。 ２・・・主記憶装置（ＭＳＵ）、 ３・・・キャッシュ、 ４・・・メモリ制御装置（ＭＣＵ）、 ４１・・・アドレス変換バッファ　（ＴＬＢ）、４２・
・・動的アドレス変換部（ＤＡＴ）。

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置（ＭＳＵ）、該主記憶装置をバッファリ
   ングするキャッシュ（３）、および該主記憶装置および
   キャッシュを制御するメモリ制御装置（ＭＣＵ）を具備
   し、該メモリ制御装置が、論理アドレス（ＬＡ）と物理
   アドレス（ＲＡ）との変換対を記憶するアドレス変換バ
   ッファ（ＴＬＢ）と、前記主記憶装置に格納されたアド
   レス変換テーブルにより論理アドレス（ＬＡ）を物理ア
   ドレス（ＲＡ）に変換する動的アドレス変換部（ＤＡＴ
   ）とを具備する情報処理装置であって、前記主記憶装置
   をアクセスするために論理アドレスにより前記アドレス
   変換バッファをアクセスするアドレス変換バッファアク
   セス手段と、前記アドレス変換バッファにミスヒットし
   たときに前記動的アドレス変換部を動作させるアドレス
   変換処理手段と、 前記動的アドレス変換部の出力に応じて前記キャッシュ
   の前記アドレス変換テーブルをアクセスするキャッシュ
   アクセス手段と、 前記主記憶装置のアドレス変換デーブルの内容を前記キ
   ャッシュにキヤッシング（ＭＯＶＥ−ＩＮ）するか否か
   を指定するキヤッシング指定手段（ＰＳＷ）と、 前記キャッシュにミスヒットしたときにあって前記キヤ
   ッシングが指定されているときには、前記動的アドレス
   変換部の出力に応じた前記主記憶装置のエントリを読出
   すと共に当該エントリを含むブロックを前記キャッシュ
   にキヤッシング（ＭＯＶＥ−ＩＮ）する第１の読出手段
   と、前記キャッシュにミスヒットしたときにあって前記
   キヤッシングが指定されていないときには、前記動的ア
   ドレス変換部の出力に応じた前記主記憶装置のエントリ
   を読出す第２の読出手段と、該第１もしくは第２の読出
   手段により読出されたエントリにより前記アドレス変換
   バッファを更新するアドレス変換バッファ更新手段と、 を具備する情報処理装置。