JPS61156346A - 記憶階層の先取り装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はプロセッサの各々が複数レベルの記憶装置を有
するデータ処理システムに係り、更に詳細に説明すれば
記憶階層におけるプロセッサの記憶アクセス時間を短縮
することに係る。

Ｂ、開示の概要 少なくとも高速小容量の記憶装置Ｌ１および低速大容量
の記憶装置Ｌ２を含む記憶階層用の、先取り機構が開示
される。Ｌ２およびＬｌの単位はそれぞれブロックおよ
びサブブロックであり、各ブロックはその連続するアド
レスに複数のサブブロックを保持する。各サブブロック
はｒビットと呼ぶ追加ビットを有し、ｒビットが１の場
合は、当該サブブロックが以前にＬｌに記憶されたこと
を表わし、ｒビットが０の場合は、当該サブブロックが
以前にＬｌに記憶されなかったことを表わす、最初にブ
ロックをＬ２にロードする場合はサブブロック内のｒビ
ットの各々を０にセットし、ＬｌからＬ２にサブブロッ
クを転送する場合は１２ブロツク内のｒビットを１にセ
ットする。ｃＰＵがＬｌ内にない所定のサブブロックを
参照する場合、従ってＬ２からＬｌにこれを取出さなけ
ればならない場合、当該ブロック内のサブブロックのう
ち、ｒビットを１にセットされている残りのサブブロッ
クがＬｌに先取りされる。このような先取りにより、Ｌ
ｌの記憶ｉ量をより効率的に使用し、ビット率を向上さ
せることができる。

Ｃ０従来の技術 データ処理システムの分野では、プロセッサ（ＣＰ　Ｕ
）が記憶装置よりもずっと高速であることは周知である
。従って、Ｃ：ＰＵが可能な限り速やかにかつ円滑にデ
ータをアクセスすることができるように、ＣＰＵの記憶
装置を、キャッシュ。

主記憶装置、ドラム、ＤＡＳＤ　（直接アクセス記憶装
置）等の異種記憶装置の階層構成とするのが普通である
。論理的には、ＣＰＵから記憶アクセスを行う場合、必
要なデータをあるレベルで発見するまで、記憶階層をレ
ベル類に探索し１次いでこのデータをすべての上位レベ
ルにロードしなければならない。このように、要求に基
づいてＣＰＵにデータを供給する方法は、記憶階層を実
現する最も簡単で基本的なものである。

米国特許第３６７０３０９号は、キャッシュおよび主記
憶装置から成る２レベルの記憶装置を有するデータ処理
システムの記憶コントローラを開示している。この特許
は、ＣＰＵがキャッシュおよび主記憶装置のディレクト
リを同時に質問することを可能にする。

米国特許第４２９０１０３号はマルチプロセッサ・シス
テムにおけるキャッシュの管理手法を開示している。こ
のシステムの各ＣＰＵはローカル・キャッシュを有し、
また第２レベル（Ｌ２）のキャッシュおよび主記憶装置
を共有している。Ｌ２キャッシュでは、フラグまたはタ
グが使用されているが、これらはＬ２ブロック内のキャ
ッシュ・ラインを指示するためのものである。その目的
は、キャッシュ・ラインを含むＬ２ブロックがＬ２から
置換されるような場合に、キャッシュ・ラインの不要な
無効化を避けることである。

米国特許第３６７０３０７号は、２レベルの記憶装置を
使用するシステムを開示している。この特許では、高速
記憶装置用のタグ記憶装置および主記憶装置用のディレ
クトリ記憶装置が使用されている。所要のデータは主記
憶装置から検索されて高速記憶装置に入れられ、これに
応じてタグ索引が更新される。タグは、高速記憶装置内
の対応するアドレスが取出されたことを示すビットを含
む。

米国特許第４３４４１３０号は、マイクロプロセッサで
データ転送機能を実行するためのブロック移動命令を開
示している。

米国特許第３８３９７０４号は、背景記憶装置からバッ
ファ記憶装置へデータ・ブロックを転送するため゛にダ
ミー要求を利用するようにした計算システムを開示して
いる。

前述の特許の大部分は、システム中の各ＣＰＵから複数
レベルの記憶装置への同時アクセスを扱うか、または異
なった記憶レベル間の矛盾のないデータ移動を扱ってい
る。ＣＰＵが実際にデータを必要とする以前に、記憶階
層における記憶レベル間でデータを予めロードすること
に関する特許はほとんどない。

米国特許第３２９２１５３号は、低速記憶装置および高
速キャッシュを含む記憶システムを開示している。この
記憶システムは先回りスキャンすなわち゛プログラム・
ルックアヘッド′機構を有しており、これによりＣＰＵ
が命令を実行中で使用状態にあり且つ、記憶システムが
使用状態にない場合、次のいくつかの一命令を記憶装置
からキャッシュに先取りするようにしている。

米国特許第３８９８６２４号は、次のラインを主記憶装
置から高速キャッシュに先取りし、この先取り中にキャ
ッシュ内の既存ラインを置換えるためのアルゴリズムを
開示している。

Ｄ１発明が解決しようとする問題点 本発明の目的は、ＣＰＵがデータを実際に要求する前に
、記憶階層中の成る記憶レベル、例えばＬ２からその直
近上位の記憶レベル、例えばＬ１ヘデータを先取りする
ようにした。［単かつ有効な先取り機構を提供すること
である。

Ｅ。問題点を解決するための手段 本発明による先取り機構は少なくとも２レベルを有する
記憶階層用のものである。連続する２レベルの記憶装置
をそれぞれＬｌおよびＬ２とし、Ｌｌを高速小容量の記
憶装置、Ｌ２を低速大容量の記憶装置とする。Ｌ２およ
びり、Ｌの単位を、それぞれブロックおよびサブブロッ
クとする。各ブロックはその連続アドレスに複数のサブ
ブロックを保持する。本発明の先取り機構は、（１）各
ブロックがＬ２に駐在する時間は一般にそのサブブロッ
クがＬｌに駐在する時間よりもずっと長く、そして（２
）Ｃ，ＰＵは常に近接したデータ群を参照する傾向（一
般に、局所性という）を有する、ということに基づいて
いる。ブロックがＬ２に駐在する時間は、そのサブブロ
ックを反復して取出し、取出したサブブロックをＬｌで
どのように置換するかを決定するのに十分な時間でなけ
ればならない。本発明は、サブブロックの使用履歴を記
録することによりＣＰＵがサブブロックを実際に必要と
する前に、これらのサブブロックをＬｌに先取りするこ
とができるようにした、簡単かつ有効な方法を開示する
。

この先取り機構は、記憶階層における通常の要求時取出
しに加えて１通常の要求時取出しに伴う記憶アクセスの
遅延を少なくするという効果を有する。本発明の実施に
際し、Ｌ２ディレクトリには、ブロック内の各サブブロ
ックに関連するｒビット（置換ビットを意味する）と呼
ばれる追加ビットが設けられる。このｒビットは、当該
サブブロックがＬｌにロードされた後、ＬｌからＬ２に
置換されたことを表わす。本発明にしたがってＬｌに設
けられた置換ロジックは、サブブロックが置換されるよ
うな場合に、そのアドレスをＬ２に送って、ｒビットを
更新させるように動作する。

Ｌｌでサブブロックミスが生じた場合、Ｌ２はミスした
サブブロックを保持するブロック内のＰビットを使用す
ることにより、ＣＰＵによって以前に使用され且つＬｌ
から置換えられた残りのサブブロックを先取りすること
ができる。先取り動作は、ＬＬの記憶容量のより効率的
な使用ならびに記憶アクセス時間の短縮を生じる。

Ｆ、実施例 以下、第１図及び第２図の実施例を説明する前に、第３
図ないし第８図を参照して本発明の背景技術を説明する
。

第３図に示すようにＬｌおよびＬ２という記号は、コン
ピュータシステムの記憶階層における連続する任意の２
レベルを指すものとする０本発明は連続する任意の２レ
ベルに適用可能であるが。

本発明の詳細な説明を容易にするため、以下では。

ＬｌおよびＬ２をレベル１キヤツシユおよびレベル２キ
ヤツシユと仮定する。

第４図はデータ処理システムのブロック図であって、プ
ロセッサ（ＣＰＵ）１００とその３レベルの記憶階層袋
！Ｉ：すなわちレベル１（ＬＬ）キャッシュ２００．レ
ベル２　（Ｌ２）キャッシュ３００および主記憶４００
を示している。このシステムは、記憶要求のアドレスを
転送する単一または複数のアドレス・バス１１０、並び
に要求されたデータを転送するデータ・バス１２０によ
り接続されている。一般に記憶要求（書込みまたは取出
し要求）は、まずアドレス・バス１１０を介してＬ１キ
ャッシュ２００に転送され１次にＬ２キャッシュ３００
に、最後に主記憶袋Ｗ１４００に転送される。このよう
な記憶階層の順次探索は、要求したデータが発見された
レベルで終了する。

詳細なシステム動作の説明に入る前に１本発明に関連す
る用語の定義について述べる。アクセス単位とは、記憶
要求の大きさくサイズ）を表わし、記憶装置中の一定の
バイト数で示す。本発明は特定のアクセス単位を必要と
しないが、説明の便宜上、記憶アクセスはすべてダブル
ワード（ＯＷ）単位であると仮定する。Ｌ１キャッシュ
２００の記憶単位はラインと呼ばれ、記憶装置内の連続
するデータ部分を保持することができる。ＬＬキャッシ
ュ・ディレクトリは、呪にＬ１キャッシュ２００内にあ
る各ラインごとに１つのエントリを保持する。このディ
レクトリは、キャッシュ内にある複数ラインの置換順序
も維持している。かくて。

キャッシュが一杯のときに成るラインをロードしようと
する場合には、Ｌ　ＲＵ　（ｌｅａｓｔ−ｒｅｃｅｎｔ
ｌｙ　−ｕｓｅｄ）ラインが置換されることになる。Ｌ
２キャッシュ３００の記憶単位はブロックとよばれ、こ
れはＬ１キャシュ２００内の１ラインよりも何倍も大き
いものと仮定する。現在のＤＷ記憶アクセスを保持する
ラインおよびブロックはそれぞれ、アクセス・ラインお
よびアクセス・ブロックと呼ばれる。キャッシュ・ミス
時に、ブロック全体のデータをキャッシュに送入したり
、キャッシュから送出したりする全ブロックＬ２キャッ
シュ３００は、構造上も動作上もＬ１キャッシュ２００
と同じである。

キャッシュおよびその次の記憶レベルの双方におけるデ
ータのコピーの整合性を維持するには、２つの方法があ
る。ストアイン（Ｓｔｏｒｅ−ｉｎ）キャッシュでは、
変更されたライン全体をキャッシュから次のレベルに置
換するまで、変更されたラインの最新のコピーをキャッ
シュだけに保持する。

ストアスルー（Ｓｔｏｒｅ−ｔｈｒｕ）キャッシュでは
、キャッシュおよびその次のレベルの両者は、プロセッ
サにより変更されたあらゆるデータの最新のコピーを保
持するようにされる。これは、すべての書込み時にキャ
ッシュおよびその次のレベルの両者を更新することを必
要とする。これに対し、ストアイン・キャッシュでは、
このような場合に次のレベルを更新しなくてもよい、説
明の便宜上。

以下ではＬ１キャッシュ２００をストアスルー・キャッ
シュ、Ｌ２キャッシュ３００をストアイン・キャッシュ
と仮定する。ストアイン・キャッシュおよびその置換ロ
ジックの詳細な説明は、米国特許第３７３５３６０号、
同第３７７１１３７号に記載されている。ストアスルー
・キャッシュの詳細な説明は、コンテの論文“バッファ
記憶装置の概念”　　（Ｃ、Ｊ　、　Ｃｏｎｔｉ　”Ｃ
ｏｎｃｅｐｔｓ　ｆｏｒ　ＢｕｆｆｅｒＳｔｏｒａｇｅ
”）、ＩＥＥＥコンピュータ・グループ・ニュース、１
９６９年３月、９〜１３頁に記載されている。従って、
これらの装置の詳細な説明は本明細書では省略する。

本発明は既存のＬ１キャッシュおよびＬ２キャッシュの
設計に基づいているので、既存の構成に変更または新し
い構成要素を必要とすることがあってもその影響は最小
限で済む。

ここで、ＣＰＵ１００　（第４図）からの記憶アクセス
が２４ビツトのアドレスで行われるものと仮定する。Ｌ
１キャッシュ２００は１２８カラム（コングルエンス・
クラスＣＣとも呼ぶ）を有し。

各ＣＣに４行（４ウエイのセット・アソシアティビティ
と呼ぶ）を有し、そして１２８バイトのライン・サイズ
を有する。第５図は、Ｌ１キャッシュ２００内の異なっ
た部分をアドレスするために２４ビツト・アドレスのフ
ィールドがどのように使用されるかを示す、Ｌ２キャッ
シュ３００も。

１２８のＣＣｌ４ウェイのセット・アソシアティビティ
を有し、そして１０２４バイトのブロック・サイズを有
する。従って、１つのＬ２ブロックは、８個のＬ１ライ
ンを連続アドレスに保持することができる。第６図は、
Ｌ２キャッシュ３００をアドレスするために前記と同じ
２４ビツト・アドレスのフィールドがどのように使用さ
れるかを示す。

Ｌ１キャッシュ２００とＬ２キャッシュ３００のサイズ
はそれぞれ異なっているのでそれぞれのフィールドも異
なっていることに注意されたい。

第７図はＬ１キャッシュ・ディレクトリ内の１エントリ
を示す、このエントリは、第５図のフィールドＡに相当
するライン識別子Ａおよび使用ビットを有する。使用ビ
ットは、当該ラインがＬ２からＬｌに最後に転送されて
以来、使用されたことがあるかどうかを示す。

第８図はＬ２キャッシュ・ディレクトリ内の１エントリ
を示す、このエントリは、第６図のフィ−ルドＡ′に相
当するブロック識別子Ａ′、および当該ブロック内の格
ラインごと□に１つのｒビット（置換ビット）を保持す
る。ｒビットは、そのラインがＬｌにロードされてから
（Ｌ２に）置換えられたかどうかを示す０次に、第２図
および第１図を参照して、Ｌ１キャッシュおよびＬ２キ
ャッシュの動作の詳細を説明する。

第２図は、Ｌ１キャッシュ２００（第４図）内のＬ１キ
ャッシュ・ディレクトリ２０１と、Ｌ２キャッシュ３０
０に対する新しいインタフェース２１０と、先取りされ
たラインの確認ロジック２２０の詳細ブロック図を示す
０図示のシス′テムは、４ウ工イ式キャッシュ・システ
ムであって、Ｌ１キャッシュ・ディレクトリ２ｏ１．更
新／置換アレイ制御ロジックおよびＬ１キャッシュ・デ
ータアレイ２５０をふくむ、ＬＬキャッシュ・ディレク
トリ２０１は、アドレス入力ゲート２０９およびアドレ
ス比較ロジック２０５を含む、更新／置換アレイは、置
換アレイ２０７．更新／置換ロジック２０６、確認ロジ
ック２２０、ラインを置換する際のＬ２キャッシュ３０
０とのインターフェース２１０、およびアドレス・ゲー
ト２０８から成る。

ＣＰＵ１００からアドレス・バス１１０に与えられる記
憶アクセスのアドレスは、第５図のＡおよびＢディレク
トリ２０１および置換アレイ２０７をアドレスするため
に使用される。ライン識別子ａは、アドレス入力ゲート
２０９およびアドレス比較シック２０５に供給される。

（コングルエンス・クラス）アドレスＢは線２０２から
Ｌ１キャッシュ・ディレクトリ２０１に供給され、ライ
ン識別子のうちとのＣＣを比較すべきかを選定する。最
初、Ｂにより指定されたＣＣ泣いのエントリＥ、Ｆ、Ｇ
およびＨをアドレス比較ロジック２０５に同時に読出し
てＡと比較する。それらの中の１つが一致した場合、当
該アクセスはライン・ヒツトを生じる。アクセスの種類
（取出しまたは書込み）に応うじて、ＬＬキャッシュ・
データアレイ２５０は所要の動作をする。取出しの場合
。

もし一致するラインがなかったなら、ライン・ミスが生
じ、アクセス・ラインの要求がＬ２キャッシュ３００に
送られる。書込みミスの場合には。

変更すべきデータをＬ２キャッシュ３００に単に転送す
る。

更新／置換ロジック２０６および置換アレイ２０７にお
けるＬＲＵ置換論理の説明は米国特許第４００８４６０
号に記載されているので、その詳細な説明は省略する。

更新／置換ロジック２０６は、線２０４のフィールドＢ
により指定されたＣＣ中のラインの現在の置換ステータ
スを置換アレイ２０７から読取る。Ｌ１キャッシュ２０
０のアクセスがヒツトの場合、ラインＡがＬ１キャッシ
ュ２００に転送されてから始めて使用されたことを条件
として、確認ロジック２２０はＡのライン・エントリ中
の使用ビットをオンに転する。一方、ラインＡがミスの
場合、Ｗ換ステータスは、ラインＡの空間を作るために
どのラインを置換するかを示し、またインタフェース２
１０は置換すべきラインの使用ビットを検査する。この
ラインが使用されている場合そのライン識別子がＬ２キ
ャッシュ３００に送られるので、Ｌ２キャッシュ３００
はそのｒピットを更新することができる。さもなければ
、すなわち置換されるラインが以前に全く使用されてい
ない場合には、インタフェース２１０からＬ２キャッシ
ュ３００へ特別なアクセス要求は行わない、ＣＣ内の更
新されたライン識別子はアドレス・ゲート２０８に書込
まれる。つまり、使用ビットをオンにされたラインＡの
新しいエントリは、アドレス・ゲート２０８に書込まれ
た後、アドレス入力ゲート２０９に送られ、次いでＬ１
キャッシュ・ディレクトリ２０１を更新するために使用
されるのである。置換アレイ２０７の更新は、ラインＡ
がミスしているかどうかに無関係に、ラインＡがそのＣ
Ｃ内のＭＲＵ（脂ｏｓｔ−ｒｅｃｅｎｔｌｙ−ｕｓｅｄ
）ラインになるようにして行われる。

第１図は本発明のＬ２キャッシュの構成を示す。

ｒビット更新ロジック３２０および゛先取りロジック３
１０をのぞくと、その主要な部分は第２図の１１キヤツ
シユ・ディレクトリに類似している。

第８図に示すように、Ｌ２キャッシュ・ディレクトリ３
０１内の各エントリは、ブロック識別子および当該ブロ
ック中にある各ラインのｒビットからなる。ＬＬキャッ
シュ・ミスに応じてＬ２キャッシュ・アクセスが行われ
る場合、線３０２のフィールドＢ′により指定されたＣ
Ｃ内のすべてのブロック識別子を同時に読出し、これら
の識別子をアドレス比較ロジック３０５でフィールドＡ
′と比較する。ブロックＡ′がＣＣ内にある場合。

ブロックＡ′内の全てのｒビットを先取りロジック３１
０で検査す、る、先取りロジック３１０はＬ２キャッシ
ュ・データアレイ３５０に対し、ｒビットがオンになっ
ているラインおよびミスしたラインをＬ１キャッシュ２
００にロードするように指示する。それと同時に、Ｌ１
キャッシュ・ディレクトリ２０１は先取されているライ
ンを更新するように通知される。これはＬ１キャッシュ
２００への特別な要求であってＬ１キャッシュ・ディレ
クトリ２０１だけを更新する仁ともに、第２図の確認ロ
ジック２２０がこれらの先取りされたラインの使用ビッ
トをオンにすることを禁止する。

ＣＣ内のブロック識別子が一致しない場合、ブロック・
ミスが生じ、その結果が更新／［換ロジック３０６に送
られる。更新／置換ロジック３０６は、いったん活動状
態になると、フィールドＢ′により指定されたＣＣの現
在の置換ステータスを読取り該置換ステータスにより指
示されたＬＲＵブロック識別子を置換えるとともに、新
たに使用されたブロックＡ′をアドレスゲート３０８に
書込む、前述のどちらの場合においても、ｒビット更新
ロジック３２０はＡ′のすべてのｒビットをオフに転す
る。

使用されたＬ１ラインの置換は特別なＬ２アクセスを生
じ、るので、Ｌ２キャッシュ・ディレクトリ３０１だけ
に関連する。置換されたラインを保持するブロックがＬ
２キャッシュ３００内にある場合、そのｒビットはｒビ
ット更新ロジック３２０でオンに切替えられ、そして、
更新されたエントリはゲート３０８および３０９を介し
てＬ２キャッシュ・ディレクトリ３０１に回帰する。こ
の場合、このブロック内のライン位置は２の幕の計算か
ら求められる１行指示器３３０はライン記号Ｃを取出し
てこれをブロック内のライン位置Ｃ′に変換する０例え
ば、成るブロックの第３ラインについては。

Ｃ＝’ＯＩＯ’、Ｃ’＝’、０ＯＯＯＯ１００’である
。

本発明はデータをＬ２からＬｌに先取りする方法を開示
する。前述の説明にはいくつかの仮定がある０例えば、
先取の′時機′、先取りしたデータを置＜ＬＬキャッシ
ュ内の′場所′、高い先取り精度を維持する方法である
。前述の説明では、先取り機構はＬ１キャッシュ・ミス
に応じて活動状態となること、先取されたデータをＬ１
キャッシュ内のＣＣのＭＲＵステータスの位置に置くこ
と、先取りされたが未使用のラインがＬ１キャッシュか
ら置換えられようとしている場合にはＬ２キャッシュ内
のｒビットをオンに切替えないことにより精度を維持刷
ることを仮定している１本発明では前記以外の仮定を設
けることも可能である。

Ｇ９発明の効果 以上では、記憶階層のある記憶レベル（Ｌ２）から別の
記憶レベル（Ｌｌ）に記憶単位を取出す方式を説明した
。この方式は、Ｌ２ブロック内にあるＬ１サブブロック
の置換履歴に基づいており、ＬｌおよびＬ２を、ロジッ
クが若干具なる２つのレベルのキャッシュと仮定してい
る。要求に基づいた従来の記憶階層と異なり、本発明に
よる構成は、Ｌ　１記憶装置を一層効率的に利用するこ
とにより、ＣＰＵの記憶アクセス時間をかなり短縮する
ことができる。

【図面の簡単な説明】

第１図はＬ１キャッシュとのインタフェースを備えたＬ
２キャッシュのブロック図、第２図はＬ２キャッシュと
のインタフェースを備えたＬ１キャッシュのブロック図
、第３図は通常の記憶階層におけるＬｌおよびＬ２の記
憶レベルの例を示す図、第４図は３レベルの記憶階層を
有するコンピュータシステムのブロック図、第５図はＬ
１キャッシュの２４ビツト・アドレスを示す図、第６図
はＬ２キヤツシユの２４ビツト・アドレスを示す図、第
７図はＬ１キャッシュ・ディレクトリの１エントリを示
す図、第８図はＬ２キャッシュ・ディレクトリの１エン
トリを示す図である。 １００・・・・ＣＰＵ、２００・・・・Ｌ１キャッシュ
。 ２０１・・・・Ｌ１キャッシュ・ディレクトリ、２０５
・・・・アドレス比較ロジック、２０６・・・・更新／
置換ロジック、２０７・・・・置換アレイ、２１０・・
・・インタフェース、２２０・・・・確認ロジック、２
５０Ｌ１キヤツシユ・データアレイ、３００・・・・Ｌ
２キャッシュ、３０１・・・・Ｌ２キャッシュ・ディレ
クトリ、３０５・・・・アドレス比較ロジック、３０６
・・・・更新／！換ロジック、３１０・・・・先取りロ
ジック、３２０・・・・ｒビット更新ロジック。 ３３０・・・・行指示器、３５０・・：・Ｌ２キャッシ
ュ・データアレイ、４００・・・・主記憶装置。 出願人　　インターナショナル・ビジネス・、　　　　
マシーンズ・コーポレーション代理人　　弁理士　　頓
　　宮　　孝　　−（外１名） 訛橡しベＪしの例 第　３　図

Claims (1)

1. 【特許請求の範囲】 少なくとも１つのプロセッサと、少なくとも２レベルの
   記憶階層とを備え、前記記憶階層は高速小容量の第１レ
   ベル記憶装置および低速大容量の第２レベル記憶装置を
   含み、前記第１レベル記憶装置は複数のサブブロック・
   データを記憶し、前記第２レベル記憶装置は各々が複数
   のサブブロックから成る複数のブロック・データを記憶
   するようにした計算システムにおいて、 前記第２レベル記憶装置に記憶された各サブブロックご
   とに置換ビットを保持し、該置換ビットが１状態にある
   ときは対応するサブブロックが前記第１レベル記憶装置
   に以前に記憶されたことを指示し、該置換ビットが０状
   態にあるときは対応するサブブロックが前記第１レベル
   記憶装置に以前に記憶されなかったことを指示するため
   の手段前記プロセッサが前記第１レベル記憶装置におけ
   る所与のブロック中の予定のサブブロックを参照した際
   に、該予定のサブブロックが前記第１レベル記憶装置に
   記憶されていない場合、前記所与のブロック中のサブブ
   ロックのうち前記置換ビットを１状態にセットされてい
   るすべてのサブブロックを前記第２レベル記憶装置から
   前記第１レベル記憶装置へ先取りするための手段とを備
   えたことを特徴とする、記憶階層の先取り装置。