KR102653852B1 - 컨트롤러, 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 시퀀셜 프로그램이 가능한 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다. 본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서, 제1 리드 요청이 수신되면, 제1 리드 요청을 기반으로 프리 리드 정보를 생성하는 동작 및 첫 번째 서브 청크들을 불휘발성 메모리 장치로부터 리드하여 호스트에 전송하는 동작을 수행하되, 제1 리드 요청은 복수의 데이터 청크들 각각에 포함된 첫 번째 서브 청크들의 주소를 포함하는 단계; 첫 번째 서브 청크들이 호스트에 전송되면, 프리 리드 정보를 기반으로 두 번째 서브 청크들을 불휘발성 메모리 장치로부터 리드하여 컨트롤러에 포함된 메모리에 저장하는 프리 리드 동작을 시작하는 단계; 및 프리 리드 동작이 시작된 이후 호스트로부터 수신되는 제2 리드 요청에 응답하여 메모리에 저장된 두 번째 서브 청크들을 호스트에 전송하는 단계를 포함하되, 불휘발성 메모리 장치는 적어도 하나의 머신 러닝 데이터를 저장하고, 머신 러닝 데이터는 복수의 데이터 청크를 포함하며, 데이터 청크는 복수의 서브 청크를 포함하는 컨트롤러 동작 방법이 제공된다.

Description

컨트롤러, 메모리 시스템 및 그것의 동작 방법{CONTROLLER, MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템을 사용한다. 메모리 시스템은 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 일 실시예는 메모리 시스템의 성능을 향상 시키는 기술을 제공하고자 한다.
본 발명의 일 실시예는 호스트로부터 요청된 머신 러닝 데이터를 효율적으로 리드하여 호스트에 전송하는 기술을 제공하고자 한다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서, 제1 리드 요청이 수신되면, 제1 리드 요청을 기반으로 프리 리드 정보를 생성하는 동작 및 첫 번째 서브 청크들을 불휘발성 메모리 장치로부터 리드하여 호스트에 전송하는 동작을 수행하되, 제1 리드 요청은 복수의 데이터 청크들 각각에 포함된 첫 번째 서브 청크들의 주소를 포함하는 단계; 첫 번째 서브 청크들이 호스트에 전송되면, 프리 리드 정보를 기반으로 두 번째 서브 청크들을 불휘발성 메모리 장치로부터 리드하여 컨트롤러에 포함된 메모리에 저장하는 프리 리드 동작을 시작하는 단계; 및 프리 리드 동작이 시작된 이후 호스트로부터 수신되는 제2 리드 요청에 응답하여 메모리에 저장된 두 번째 서브 청크들을 호스트에 전송하는 단계를 포함하되, 불휘발성 메모리 장치는 적어도 하나의 머신 러닝 데이터를 저장하고, 머신 러닝 데이터는 복수의 데이터 청크를 포함하며, 데이터 청크는 복수의 서브 청크를 포함하는 컨트롤러 동작 방법이 제공된다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템으로서, 불휘발성 메모리 장치는 적어도 하나의 머신 러닝 데이터를 저장하되, 머신 러닝 데이터는 복수의 데이터 청크를 포함하며, 데이터 청크는 복수의 서브 청크를 포함하며, 컨트롤러는 제1 리드 요청이 수신되면, 제1 리드 요청을 기반으로 프리 리드 정보를 생성하는 동작 및 첫 번째 서브 청크들을 불휘발성 메모리 장치로부터 리드하여 호스트에 전송하는 동작을 수행하되, 제1 리드 요청은 복수의 데이터 청크들 각각에 포함된 첫 번째 서브 청크들의 주소를 포함하고, 첫 번째 서브 청크들이 기 호스트에 전송되면, 프리 리드 정보를 기반으로 두 번째 서브 청크들을 불휘발성 메모리 장치로부터 리드하여 컨트롤러에 포함된 메모리에 저장하는 프리 리드 동작을 시작하며, 프리 리드 동작이 시작된 이후 호스트로부터 수신되는 제2 리드 요청에 응답하여 메모리에 저장된 두 번째 서브 청크들을 호스트에 전송하는 메모리 시스템이 제공된다.
발명의 일 실시예에 따르면, 메모리 시스템의 성능을 향상 시키는 것이 가능하게 된다.
본 발명의 일 실시예에 따르면, 호스트로부터 요청된 머신 러닝 데이터를 효율적으로 리드하여 호스트에 전송하는 것이 가능하게 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 도면이다.
도 2는 도 1의 메모리의 구성을 나타낸 도면.
도 3 및 도 4는 본 발명의 일 실시예에 따른 프리 리드 동작의 개념을 설명하기 위한 도면.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면.
도 7은 본 발명의 일 실시예에 따른 프리 리드의 개념을 설명하기 위한 도면.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 9는 도 8의 컨트롤러의 구성을 예시적으로 나타낸 도면.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 나타낸 도면.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 메모리 시스템(10)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(20)에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(10)은 호스트(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(10)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 메모리 시스템(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 메모리 시스템(10)이 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 메모리 시스템(10)은 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 메모리 시스템(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드 레벨 셀(quadruple level cell, QLC)이라 한다. 그러나, 본 실시 예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다.
메모리 셀 어레이(110)는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 메모리 시스템(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다. 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수 있다.
호스트 인터페이스(210)는 호스트(20)의 프로토콜에 대응하여 호스트(20)와 메모리 시스템(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트(20)로부터 전송된 요청을 처리할 수 있다. 호스트(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리 및 ROM으로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트(20)로부터 불휘발성 메모리 장치(100)로 전송될 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트(20)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
또한, 메모리(230)가 쓰기 데이터가 임시 저장되는 쓰기 데이터 버퍼(write data buffer)로 사용되는 영역, 읽기 데이터가 임시 저장되는 읽기 데이터 버퍼(read data buffer)로 사용되는 영역, 및 맵 데이터가 캐싱되는 맵 캐시 버퍼(map cache buffer)로 사용되는 영역 등과 같이 다양한 용도로 사용되는 영역들을 포함할 수 있음은 당업자에게 자명할 것이다.
또한, 메모리(230)는 시스템 데이터 또는 메타 데이터 등을 저장할 수 있다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트(20)에 장치 호환성을 제공하기 위해서 플래시 변환 계층(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트(20)는 메모리 시스템(10)을 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
또한, 컨트롤러(200)는 프로세서(220)와 직접 연결되는 제1 메모리(미도시)를 포함할 수 있다. 프로세서(220)는 메모리(230)로부터 제1 메모리로 펌웨어를 로딩하고, 제1 메모리에 로딩된 펌웨어를 구동할 수 있다. 또한, 제1 메모리는 컨트롤러(200)의 외부에 존재할 수 있다.
도 2는 도 1의 메모리(230)를 나타낸 도면이다.
도 2를 참조하면, 본 실시 예에 따른 메모리(230)는 플래시 변환 계층(flash translation layer, FTL)이 저장되는 제1 영역(R1), 호스트 장치(20)로부터 제공된 요청에 대응하는 커맨드를 큐잉하기 위한 커맨드 큐(CMDQ)로 사용되는 제2 영역(R2) 등을 포함할 수 있다. 그러나, 메모리(230)는 도 2에 도시된 영역들 외에 쓰기 데이터가 임시 저장되는 쓰기 데이터 버퍼(write data buffer)로 사용되는 영역, 읽기 데이터가 임시 저장되는 읽기 데이터 버퍼(read data buffer)로 사용되는 영역, 및 맵 데이터가 캐싱되는 맵 캐시 버퍼(map cache buffer)로 사용되는 영역 등과 같이 다양한 용도로 사용되는 영역들을 포함할 수 있음은 당업자에게 자명할 것이다.
불휘발성 메모리 장치(100)가 플래시 메모리 장치로 구성되는 경우, 프로세서(220)는 불휘발성 메모리 장치(100)의 고유 동작을 제어하고, 호스트 장치(20)에 장치 호환성을 제공하기 위해서 플래시 변환 계층(FTL)이라 불리는 소프트웨어를 구동할 수 있다. 이러한 플래시 변환 계층(FTL)의 구동을 통해서, 호스트 장치(20)는 데이터 저장 장치(10)를 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다.
메모리(230)의 제1 영역(R1)에 저장된 플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들과, 각 모듈의 구동에 필요한 메타 데이터를 포함할 수 있다. 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(100)의 시스템 영역(도시되지 않음)에 저장될 수 있고, 데이터 저장 장치(10)가 파워-온 되면 불휘발성 메모리 장치(100)의 시스템 영역으로부터 독출되어 메모리(230)의 제1 영역(R1)에 로드될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 프리 리드 동작의 개념을 설명하기 위한 도면이다.
도 3 (a)를 참조하면, 호스트(20)가, RNN(Recurrent Neural Networks) 또는 LSTM(Long Short-Term Memory models) 기법 등에 기반한 머신 러닝(machine learning)을 수행하기 위해, 메모리 시스템(10)에 요청하는 머신 러닝 데이터의 예가 도시되어 있다. 도 3 (a)에 도시된 머신 러닝 데이터는 데이터 저장 영역 1에서부터 데이터 저장 영역 24까지 연속하는 주소를 갖도록 메모리 시스템에 순차 쓰기(sequential write)로 저장된 것을 전제로 한다.
머신 러닝 데이터(machine learning data)는 복수의 데이터 청크(data chunk 1 ~ 4)로 구성되며, 복수의 데이터 청크 각각은 복수의 서브 청크(sub chunk 1 ~3)로 구성될 수 있다. 여기서, 머신 러닝 데이터를 구성하는 복수의 데이터 청크의 개수는 머신 러닝에서 배치 사이즈(batch size)에 해당할 수 있다. 또한, 배치 사이즈는 머신 러닝에서 일괄 처리되는 데이터들의 개수를 의미할 수 있다.
복수의 데이터 청크 각각의 데이터 크기는 머신 러닝에서 배치 길이(batch length)에 해당할 수 있다. 여기서, 배치 길이는 머신 러닝에서 일괄 처리되는 데이터들 각각의 크기를 의미할 수 있다. 복수의 데이터 청크 각각은 배치 길이를 서브 청크의 데이터 크기로 나눈 수만큼의 서브 청크의 개수를 가질 수 있다. 여기서, 서브 청크의 데이터 크기는 복수의 학습 동작으로 구성되는 머신 러닝의 각 학습 동작에서 처리되는 데이터의 크기일 수 있다.
도 3 (b)를 참조하면, 호스트(20)가 RNN 또는 LSTM 기법 등에 기반한 머신 러닝을 수행하기 위해, 복수의 학습 동작의 처리 예가 도시되어 있다. 머신 러닝에 포함된 복수의 학습 동작은 이전 학습 동작의 결과가 다음 학습 동작에 영향을 미치므로, 호스트(20)는 복수의 데이터 청크들 각각의 첫 번째 서브 청크(sub chunk 1)들에 대한 제1 학습 동작을 수행하고, 제1 학습 동작이 완료되면, 제2 서브 청크(sub chunk 2)들에 대한 제2 학습 동작을 수행하며, 제2 학습 동작이 완료되면 제3 서브 청크(sub chunk 3)에 대한 제3 학습 동작을 수행되어야 한다.
도 4 (a)를 참조하면, 불휘발성 메모리 장치(100)에 저장된 머신 러닝 데이터를 순차 리드(sequential read)한 예가 도시되고, 도 4 (b)를 참조하면 순차적으로 불휘발성 메모리 장치(100)에 저장된 머신 러닝 데이터를 학습 동작의 순서에 맞게 랜덤 리드(random read)된 예가 도시되어 있다.
도 4 (a)에 도시된 바와 같이, 연속하는 주소를 갖도록 순차 쓰기로 불휘발성 메모리 장치(100)에 저장된 머신 러닝 데이터를 순차적으로 리드하여 호스트(20)에 전송하는 경우, 호스트 메모리(21)는 머신 러딩 데이터 전체를 저장해야 한다. 일반적으로 머신 러닝 데이터가 매우 크다는 점을 고려할 때, 호스트(20)는 머신 러닝 데이터 전체를 저장할 수 있을 정도의 매우 큰 용량의 호스트 메모리(21)를 구비해야 하며, 이는 비용 및 효율성 측면에서 적절하지 않다. 따라서, RNN 등 기법의 머신 러닝에서 호스트(20)는 도 4 (b)에 도시된 바와 같이, 머신 러닝을 구성하는 복수의 학습 동작에 맞게 머신 러닝 데이터를 리드할 것을 메모리 시스템(10)에 요청함으로써, 효율적인 머신 러닝을 수행하고자 한다.
이 경우 호스트(20)는 제1 학습 동작에 요구되는 첫 번째 서브 청크들 대한 리드 요청을 메모리 시스템(10)에 전송하고, 메모리 시스템(10)으로부터 첫 번째 서브 청크들을 수신하여 제1 학습 동작이 완료되면, 제2 학습 동작에 요구되는 두 번째 서브 청크들에 대한 리드 요청을 메모리 시스템(10)에 전송한다. 즉, RNN 등 기법의 머신 러닝시 호스트(20)로부터 첫 번째 서브 청크들에 대한 리드 요청이 있으면, 그 이후 서브 청크들에 대한 리드 요청이 추가적으로 발생할 것 예상된다.
따라서, 본 발명은 N 번째 서브 청크들에 대한 리드 요청이 호스트로부터 수신되면, N 번째 이후 서브 청크들을 호스트(20)의 N 번째 서브 청크들에 대한 리드 요청 전에 미리 리드하여 두는 프리 리드 동작을 수행함으로써, 호스트가 머신 러닝 동작이 효율적으로 수행될 수 있도록 하는 메모리 시스템 기술을 제공하고자 한다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
이하, 호스트(20)가 도 3 (b)에 도시된 바와 같은 RNN 또는 LSTM 기반의 머신 러닝을 수행할 수 있도록, 메모리 시스템(10)에 도 3 (a)에 도시된 머신 러닝 데이터가 저장된 것을 전제로 설명한다.
도 5를 참조하면, 단계 S510에서 메모리 시스템(10)은 머신 러닝 데이터의 첫 번째 서브 청크들에 대한 리드 요청을 호스트(20)로부터 수신할 수 있다. 구체적 예로, 호스트(20)는 메모리 시스템(10)에 저장된 머신 러닝 데이터의 첫 번째 서브 청크들에 대한 리드 요청을 메모리 시스템(10)에 전송할 수 있다.
일 실시예에서, 메모리 시스템(10)은 호스트(20)로부터 수신된 리드 요청이 머신 러닝 데이터에 대한 리드 요청인지 여부를 판단할 수 있다. 구체적 예로, 호스트(20)는 머신 러닝 데이터의 첫 번째 서브 청크들에 대한 리드 요청시, 머신 러닝에 이용되는 데이터인 머신 러닝 데이터에 대한 리드 요청임을 알리는 정보를 포함하는 리드 요청을 메모리 시스템(10)에 전송할 수 있다. 컨트롤러(200)는 리드 요청에 머신 러닝 데이터에 대한 리드 요청임을 알리는 정보가 포함되어 있으면, 이후 단계들을 수행할 수 있다.
단계 S520에서, 메모리 시스템(10)은 머신 러닝 데이터를 리드하고, 프리 리드 정보를 생성할 수 있다. 구체적 예로, 컨트롤러(200)는 호스트(20)의 리드 요청이 머신 러닝 데이터에 대한 것으로 판단되면, 불휘발성 메모리 장치(100)에 저장된 머신 러닝 데이터의 첫 번째 서브 청크들을 리드하여 메모리(230)에 저장할 수 있다.
컨트롤러(200)는 첫 번째 서브 청크들에 대한 리드 패턴을 기반으로 프리 리드 정보를 생성할 수 있다. 여기서, 프리 리드 정보는 머신 러닝 데이터의 시작 주소, 마지막 주소, 크기, 배치 사이즈, 배치 길이 등을 포함하는 프리 리드 정보를 포함할 수 있다.
일 실시예에서, 컨트롤러(200)는 첫 번째 서브 청크들 각각의 시작 주소, 데이터 크기 등을 이용하여, 머신 러닝 데이터를 구성하는 복수의 데이터 청크 개수, 각각의 시작 주소, 크기 등을 산출하고, 복수의 데이터 청크 각각을 구성하는 서브 청크들의 개수, 시작 주소, 크기 등을 산출하여 프리 리드 정보를 생성할 수 있다. 예를 들어, 도 3 (a)에 도시된 머신 러닝 데이터에 대한 첫 번째 서브 청크들에 대한 리드 요청은, 제1 데이터 청크(data chunk 1)의 첫 번째 서브 청크, 제2 데이터 청크(data chunk 2)의 첫 번째 서브 청크, 제3 데이터 청크(data chunk 3)의 첫 번째 서브 청크 및 제4 데이터 청크(data chunk 4)의 첫 번째 서브 청크에 대한 주소 정보를 포함하므로, 컨트롤러(200)는 제1 데이터 청크의 첫 번째 서브 청크와 제2 데이터 청크의 첫 번째 서브 청크 주소의 차이가 데이터 청크 1의 데이터 크기임을 확인할 수 있고, 데이터 청크 1의 데이터 크기를 데이터 청크 1의 첫 번째 서브 청크의 데이터 크기로 나눈 값이 데이터 청크 1을 구성하는 서브 청크들의 개수임을 확인할 수 있다. 이러한, 데이터의 주소 및 그 데이터의 크기를 기반으로한 단순 연산을 통한 프리 리드 정보의 생성은 당업자에게 자명하다 할 것이다.
일 실시예에서, 컨트롤러(200)는 생성된 프리 리드 정보를 메모리(230)에 저장할 수 있다.
단계 S530에서, 메모리 시스템(10)은 컨트롤러(200)의 메모리(230)에 저장된 첫 번째 서브 청크들을 호스트(20)에 전송할 수 있다.
단계 S540에서, 메모리 시스템(10)은 두 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드할 수 있다. 구체적 예로, 컨트롤러(200)는 메모리(230)에 저장된 머신 러닝 데이터를 호스트(20)에 전송한 후, 머신 러닝 데이터를 구성하는 복수의 데이터 청크 각각의 두 번째 서브 청크들을 프리 리드 정보를 기반으로 불휘발성 메모리 장치(100)로부터 리드하여 메모리(230)에 저장할 수 있다. 즉, 메모리 시스템(10)은 호스트(20)의 제2 학습 동작을 위한 두 번째 서브 청크들을 미리 리드하여 메모리(230)에 저장하는 프리 리드(pre-read) 동작을 수행할 수 있다.
단계 S541에서, 호스트(20)는 메모리 시스템(10)으로부터 머신 러닝 데이터를 수신할 수 있다. 호스트(20)는 수신된 머신 러닝 데이터를 기반으로 제1 학습 동작을 수행할 수 있다.
단계 S542에서, 호스트(20)는 제2 학습 동작을 위한 두 번째 서브 청크들을 메모리 시스템(10)으로부터 수신하기 위해, 첫 번째 서브 청크들을 기반으로 한 제1 학습 동작이 완료되면, 두 번째 서브 청크들에 대한 리드 요청을 메모리 시스템(10)에 전송할 수 있다.
단계 S550에서, 메모리 시스템(10)은 두 번째 서브 청크들에 대한 리드 요청이 호스트(20)로부터 수신되면, 컨트롤러(200)의 메모리(230)에 저장된 두 번째 서브 청크들을 호스트(20)에 전송할 수 있다. 즉, 메모리 시스템(10)은 호스트로부터 두 번째 서브 청크들에 대한 리드 요청에 대비하여, 미리 두 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드하여 컨트롤러(200)의 메모리(230)에 저장해 둠으로써, 두 번째 서브 청크들에 대한 리드 요청이 수신되면, 즉시 호스트(20)에 두 번째 서브 청크들을 전송할 수 있다.
단계 S560에서, 메모리 시스템(10)은 세 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드할 수 있다. 구체적 예로, 컨트롤러(200)는 메모리(230)에 저장된 두 번째 서브 청크들을 호스트(20)에 전송한 후, 머신 러닝 데이터를 구성하는 복수의 데이터 청크 각각의 세 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드하여 메모리(230)에 저장할 수 있다. 즉, 메모리 시스템(10)은 호스트(20)의 제3 학습 동작을 위한 세 번째 서브 청크들을 미리 리드하여 메모리(230)에 저장하는 프리 리드(pre-read) 동작을 수행할 수 있다.
단계 S561에서, 호스트(20)는 메모리 시스템(10)으로부터 두 번째 서브 청크들을 수신할 수 있다. 호스트(20)는 수신된 두 번째 서브 청크들을 기반으로 제2 학습 동작을 수행할 수 있다.
단계 S562에서, 호스트(20)는 제3 학습 동작을 위한 세 번째 서브 청크들을 메모리 시스템(10)으로부터 수신하기 위해, 두 번째 서브 청크들을 기반으로한 제2 학습 동작이 완료되면, 세 번째 서브 청크들에 대한 리드 요청을 메모리 시스템(10)에 전송할 수 있다.
단계 S570에서, 메모리 시스템(10)은 세 번째 서브 청크들에 대한 리드 요청이 호스트(20)로부터 수신되면, 컨트롤러(200)의 메모리(230)에 저장된 세 번째 서브 청크들을 호스트(20)에 전송할 수 있다. 이 때, 메모리 시스템(10)은 불휘발성 메모리 장치(100)에 저장된 머신 러닝 데이터의 마지막 주소 즉, 마지막 서브 청크들까지 모두 리드하였으므로, 더 이상의 프리 리드 동작은 수행되지 않는다.
일 실시예에서, 메모리 시스템(10)은 N 번째 서브 청크들에 대한 리드 동작시, 머신 러닝 데이터의 마지막 주소에 대한 리드 동작이 포함되면, 모든 서브 청크들에 대한 리드 동작이 수행된 것이므로, 더 이상 프리 리드 동작은 수행하지 않는다.
단계 S571에서, 호스트(20)는 메모리 시스템(10)으로부터 세 번째 서브 청크들을 수신할 수 있다. 호스트(20)는 수신된 두 번째 서브 청크들을 기반으로 제3 학습 동작을 수행할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 동작의 설명하기 위한 도면이다.
도 6을 참조하면, 단계 S610에서 메모리 시스템(10)은 호스트(20)로부터 리드 요청을 수신할 수 있다. 구체적 예로, 컨트롤러(200)는 호스트(20)로부터 불휘발성 메모리 장치(100)에 기 저장된 데이터에 대한 리드 요청을 수신할 수 있다.
일 실시예에서, 리드 요청은 리드 요청에 대응하는 데이터의 주소를 포함할 수 있다. 예를 들어, 리드 요청이 머신 러닝 데이터에 포함된 첫 번째 서브 청크들에 대한 것이면, 리드 요청은 첫 번째 서브 청크들의 주소를 포함할 수 있다.
일 실시예에서, 리드 요청은 리드 요청의 대상인 데이터가 머신 러닝에 이용되는 데이터인지 여부를 알리는 정보를 포함할 수 있다.
단계 S620에서, 메모리 시스템(10)은 호스트(20)의 리드 요청이 머신 러닝에 이용되는 데이터에 관한 것인지 여부를 판단할 수 있다. 구체적 예로, 컨트롤러(200)는 리드 요청에 머신 러닝에 이용되는 데이터임을 알리는 정보가 포함되면, 호스트(20)의 리드 요청이 머신 러닝에 이용되는 리드 요청으로 판단할 수 있다. 또한, 컨트롤러(200)는 리드 요청에 머신 러닝에 이용되는 데이터임을 알리는 정보가 포함되지 않으면, 호스트(20)의 리드 요청이 머신 러닝에 이용되는 리드 요청이 아닌 것으로 판단할 수 있다.
단계 S630에서, 메모리 시스템(10)은 첫 번째 서브 청크들의 리드 및 프리 리드 정보를 생성할 수 있다. 구체적 예로, 컨트롤러(200)는 호스트(20)의 리드 요청이 머신 러닝 데이터에 대한 것으로 판단되면, 리드 요청을 기반으로 프리 리드 정보를 생성할 수 있다.
일 실시예에서, 컨트롤러(200)는 리드 요청에 포함된 첫 번째 서브 청크들의 주소를 기반으로 두 번째 서브 청크들 내지 마지막 서브 청크들에 대한 주소를 포함하는 프리 리드 정보를 생성할 수 있다.
또한, 컨트롤러(200)는 호스트(20)의 리드 요청이 머신 러닝 데이터에 대한 것으로 판단되면, 첫 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드하고, 리드된 첫 번째 서브 청크들을 컨트롤러(200)에 포함된 메모리(230)에 저장할 수 있다.
단계 S640에서, 메모리 시스템(10)은 첫 번째 서브 청크들을 호스트(20)에 전송할 수 있다. 구체적 예로, 컨트롤러(200)는 컨트롤러(200)의 메모리(230)에 기 저장된 첫 번째 서브 청크들을 호스트(20)에 전송할 수 있다.
단계 S650에서, 메모리 시스템(10)은 N 번째 서브 청크들을 리드할 수 있다. 구체적 예로, 컨트롤러(200)는 프리 리드 정보를 기반으로 N 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드하고, 리드된 N 번째 서브 청크들을 컨트롤러(200)의 메모리(230)에 저장할 수 있다.
단계 S660에서, 메모리 시스템(10)은 호스트(20)로부터 N 번째 서브 청크들에 대한 리드 요청을 수신할 수 있다.
단계 S670에서, 메모리 시스템(10)은 N 번째 서브 청크들을 호스트(20)에 전송할 수 있다. 구체적 예로, 컨트롤러(200)는 호스트(20)로부터 N 번째 서브 청크들에 대한 리드 요청이 수신되면, 컨트롤러(200)의 메모리(230)에 기 저장된 N 번째 서브 청크들을 호스트(20)에 전송할 수 있다.
단계 S680에서, 메모리 시스템(10)은 마지막 서브 청크들에 대한 프리 리드 동작이 수행되었는지 여부를 확인할 수 있다. 구체적 예로, 컨트롤러(200)는 복수의 데이터 청크들이 각각 M 개의 서브 청크들로 구성된 경우, M 번째 서브 청크들이 호스트(20)에 전송되었는지 여부를 확인할 수 있다.
일 실시예에서, 컨트롤러(200)는 N 번째 서브 청크들의 주소가 마지막 서브 청크들의 주소에 해당하면, M 번째 서브 청크들이 호스트(20)에 전송된 것으로 판단할 수 있다.
또한, 컨트롤러(200)는 N 번째 서브 청크들이 마지막 서브 청크들 즉, M 번째 서브 청크에 해당하지 않으면, N+1 번째 서브 청크들에 대한 프리 리드 동작을 수행하기 위해, 단계 S650을 수행할 수 있다.
단계 S690에서, 메모리 시스템(10)은 단계 S610의 리드 요청이 머신 러닝 데이터에 대한 것이 아닌 것으로 판단되면, 리드 요청에 대응하는 데이터를 불휘발성 메모리 장치(100)로부터 리드하여 호스트(20)에 전송하는 노멀 리드 동작을 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 프리 리드 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 시간 T1에서 메모리 시스템(10)은 컨트롤러(200)의 메모리(230)에 저장되어 있는 N-1 번째 서브 청크들을 호스트(20)에 전송할 수 있다. 메모리 시스템(10)은 N-1 번째 서브 청크들을 호스트(20)에 전송한 후, N 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드하여 컨트롤러(200)의 메모리(230)에 저장할 수 있다. 또한, 호스트(20)는 메모리 시스템(10)으로부터 수신한 N-1 번째 서브 청크들을 기반으로 N-1 학습 동작을 수행할 수 있다.
시간 T2에서, 호스트(20)는 N 번째 서브 청크들에 대한 리드 요청을 메모리 시스템(10)에 전송할 수 있다.
시간 T3에서, 메모리 시스템(10)은 컨트롤러(200)의 메모리(230)에 저장된 N 번째 서브 청크들을 호스트(20)에 전송할 수 있다.
메모리 시스템(10)은 N 번째 서브 청크들을 호스트(20)에 전송한 후, N+1 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드하여 컨트롤러(200)의 메모리(230)에 저장할 수 있다.
호스트(20)는 메모리 시스템(10)으로부터 수신된 N 번째 서브 청크들을 기반으로 N 학습 동작을 수행할 수 있다.
즉, 본 발명에 따른 메모리 시스템(10)은 호스트(20)의 N 번째 서브 청크들에 대한 리드 요청 전에 미리 N 번째 서브 청크들을 불휘발성 메모리 장치(100)로부터 리드하여 컨트롤러(200)의 메모리(230)에 저장함으로써, 호스트(20)로부터 N 번째 서브 청크들에 대한 리드 요청이 수신된 후 N 번째 서브 청크들을 호스트(20)에 전송하기 까지 소요되는 시간 지연(Td)를 최소화하는 것을 가능하게 한다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 9는 도 7의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 9를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트(2100)의 프로토콜에 따라서, 호스트(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트(2100)가 SSD(2200)를 범용 메모리 시스템, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(3100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 8에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 데이터 처리 시스템(4000)은 호스트(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(4100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 메모리 시스템(10), 도 9의 메모리 시스템(2200), 도 10의 메모리 시스템(3200) 및 도 11의 메모리 시스템(4200)으로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메모리 시스템 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스

Claims (16)

  1. 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서,
    제1 리드 요청이 수신된 후, 상기 제1 리드 요청을 기반으로 프리 리드 정보를 생성하는 동작 및 첫 번째 서브 청크들을 상기 불휘발성 메모리 장치로부터 리드하여 호스트에 전송하는 동작을 수행하되, 상기 제1 리드 요청은 복수의 데이터 청크들 각각에 포함된 상기 첫 번째 서브 청크들의 주소를 포함하는 단계;
    상기 첫 번째 서브 청크들이 상기 호스트에 전송된 후, 상기 프리 리드 정보를 기반으로 두 번째 서브 청크들을 상기 불휘발성 메모리 장치로부터 리드하여 상기 컨트롤러에 포함된 메모리에 저장하는 프리 리드 동작을 시작하는 단계; 및
    상기 프리 리드 동작이 시작된 이후 상기 호스트로부터 수신되는 제2 리드 요청에 응답하여 상기 메모리에 저장된 상기 두 번째 서브 청크들을 상기 호스트에 전송하는 단계를 포함하되,
    상기 불휘발성 메모리 장치는 적어도 하나의 머신 러닝 데이터를 저장하고, 상기 머신 러닝 데이터는 상기 복수의 데이터 청크를 포함하며, 상기 데이터 청크는 복수의 서브 청크를 포함하는 컨트롤러 동작 방법.
  2. 제 1 항에 있어서,
    상기 머신 러닝 데이터는 RNN(Recurrent Neural Networks) 또는 LSTM(Long Short-Term Memory models) 기반의 머신 러닝에 이용되는 데이터인 것을 특징으로 하는 컨트롤러 동작 방법.
  3. 제 2 항에 있어서,
    상기 제1 리드 요청은 상기 머신 러닝에 이용되는 데이터에 대한 리드 요청임을 알리는 정보를 포함하고,
    상기 컨트롤러는 상기 머신 러닝에 이용되는 데이터에 대한 리드 요청임을 알리는 정보가 확인되면, 상기 프리 리드 정보를 생성하는 동작을 수행하는 것을 특징으로 하는 컨트롤러 동작 방법.
  4. 제 1 항에 있어서,
    상기 프리 리드 정보는,
    상기 복수의 서브 청크 중 상기 두 번째 서브 청크 내지 마지막 서브 청크의 주소를 포함하는 것을 특징으로 하는 컨트롤러 동작 방법.
  5. 제 1 항에 있어서,
    상기 머신 러닝 데이터는 순차 쓰기(sequential write)로 상기 불휘발성 메모리 장치에 기 저장된 것을 특징으로 하는 컨트롤러 동작 방법.
  6. 제 1 항에 있어서,
    상기 머신 러닝 데이터에 포함된 상기 복수의 데이터 청크 개수는 배치 사이즈(batch size)인 것을 특징으로 하는 컨트롤러 동작 방법.
  7. 제 1 항에 있어서,
    상기 복수의 서브 청크들 각각의 크기는 배치 길이(batch length)인 것을 특징으로 하는 컨트롤러 동작 방법.
  8. 제 1 항에 있어서,
    상기 서브 청크의 크기는 RNN(Recurrent Neural Networks) 또는 LSTM(Long Short-Term Memory models) 기반의 머신 러닝에서 처리되는 학습 단위인 것을 특징으로 하는 컨트롤러 동작 방법.
  9. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 불휘발성 메모리 장치는 적어도 하나의 머신 러닝 데이터를 저장하되, 상기 머신 러닝 데이터는 복수의 데이터 청크를 포함하며, 상기 데이터 청크는 복수의 서브 청크를 포함하며,
    상기 컨트롤러는,
    제1 리드 요청이 수신된 후, 상기 제1 리드 요청을 기반으로 프리 리드 정보를 생성하는 동작 및 첫 번째 서브 청크들을 상기 불휘발성 메모리 장치로부터 리드하여 호스트에 전송하는 동작을 수행하되, 상기 제1 리드 요청은 복수의 데이터 청크들 각각에 포함된 첫 번째 서브 청크들의 주소를 포함하고,
    상기 첫 번째 서브 청크들이 상기 호스트에 전송된 후, 상기 프리 리드 정보를 기반으로 두 번째 서브 청크들을 상기 불휘발성 메모리 장치로부터 리드하여 상기 컨트롤러에 포함된 메모리에 저장하는 프리 리드 동작을 시작하며,
    상기 프리 리드 동작이 시작된 이후 상기 호스트로부터 수신되는 제2 리드 요청에 응답하여 상기 메모리에 저장된 상기 두 번째 서브 청크들을 상기 호스트에 전송하는,
    메모리 시스템.
  10. 제 9 항에 있어서,
    상기 머신 러닝 데이터는 RNN(Recurrent Neural Networks) 또는 LSTM(Long Short-Term Memory models) 기반의 머신 러닝에 이용되는 데이터인 것을 특징으로 하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 제1 리드 요청은 상기 머신 러닝에 이용되는 데이터에 대한 리드 요청임을 알리는 정보를 포함하고,
    상기 컨트롤러는 상기 머신 러닝에 이용되는 데이터에 대한 리드 요청임을 알리는 정보가 확인되면, 상기 프리 리드 정보를 생성하는 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  12. 제 9 항에 있어서,
    상기 프리 리드 정보는,
    상기 복수의 서브 청크 중 상기 두 번째 서브 청크 내지 마지막 서브 청크의 주소를 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제 9 항에 있어서,
    상기 머신 러닝 데이터는 순차 쓰기(sequential write)로 상기 불휘발성 메모리 장치에 기 저장된 것을 특징으로 하는 메모리 시스템.
  14. 제 9 항에 있어서,
    상기 머신 러닝 데이터에 포함된 상기 복수의 데이터 청크 개수는 배치 사이즈(batch size)인 것을 특징으로 하는 메모리 시스템.
  15. 제 9 항에 있어서,
    상기 복수의 서브 청크들 각각의 크기는 배치 길이(batch length)인 것을 특징으로 하는 메모리 시스템.
  16. 제 9 항에 있어서,
    상기 서브 청크의 크기는 RNN(Recurrent Neural Networks) 또는 LSTM(Long Short-Term Memory models) 기반의 머신 러닝에서 처리되는 학습 단위인 것을 특징으로 하는 메모리 시스템.
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